完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
德赢Vwin官网
论坛|
所有的，
我遵循xtp200-kc-705-ibert-c-2014.pdf和ibert核心工作正常的evk.Now我想使用ibert核心部分xc7k325ktffg676-2我遵循几乎相同的步骤，但当我 我正在加载比特流到device.ibert核心没有显示任何链接都没有显示可能是什么问题??? 
0
|
|
相关推荐
3个回答
|
|
|
你好@ saijulukose，
收发器的数量和位置基于所用设备的封装。 对于KC705板，封装是FFG900，对于这个封装，有四个粘合的GTX四元组（Quad 115 - Quad 118） 对于您正在使用的包装（FFG676），有两个粘合的GTX四元组（Quad 115和116） 您是否在定制IBERT核心时执行了相应的更改？ 您是否选择了正确的Quad，在该设备上正确建立了该Quad中至少一个收发器的物理链路？ 问候，阿希什----------------------------------------------- - - - - - - - - - - - - - - - - - - - - - - - -请注意- 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。感谢Kudos .-------------------- -------------------------------------------------- ------------------------ |
|
|
|
|
|
嗨@ saijulukose，
在创建IBert核心时，GUI将允许您在目标特定包的GT之间建立单独的链接。 谢谢， Sarada -------------------------------------------------- --------------------------------------------请注意 - 请注明 如果提供的信息有用，请回答“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢K-- -------------------------------------------------- --------------------- |
|
|
|
|
|
在为您的电路板生成IBERT核心时，需要交叉验证3件事。
GT四驱试验2。 四个GT参考时钟连接到哪个3。 如果系统时钟由单独的时钟驱动，则是否正确指定了LOC约束。 -------------------------------------------------- ----------------------------别忘了回复，给予kudo并接受为解决方案--------- -------------------------------------------------- ------------------- |
|
|
|
|
只有小组成员才能发言，加入小组>>
2420 浏览 7 评论
2823 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2294 浏览 9 评论
3374 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2461 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
1176浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
587浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
451浏览 1评论
2005浏览 0评论
731浏览 0评论
/7 
关注我们的微信
下载发烧友APP
德赢Vwin官网 观察
版权所有 © 湖南华秋数字科技有限公司
德赢Vwin官网 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
929
评论
淘帖
1473
