1
完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
嗨 -
我在设计中使用了AXI4-stream fifo。 它是Zynq CPU的M_AXI_GP0端口的slaveoff。 PL端逻辑写入此FIFO,ARM / Zynq定期读取它。 我使用这个FIFO来读取非时间关键的数据(DMA将是一种过度杀伤)。 在CPU读取fifo之前,我使用APIXLlFifo_iRxGetLen来读取接收长度寄存器(在偏移量0x24处)。 我使用导入的示例设计中的代码来执行此操作: ReceiveLength =(XLlFifo_iRxGetLen(InstancePtr))/ WORD_SIZE; 我注意到的是,除了读取RLR寄存器之外,该操作还从FIFO中读取一个字。 例如,如果我的FIFO有8个条目并且我进行了一个ReceiveLength操作(使用上面的代码),即使我没有从FIFO中读取一个字,我的FIFO现在只有7个条目。 我使用以下代码从FIFO中读取一个字: RxWord = XLlFifo_RxGetWord(InstancePtr) 这是XLLFifo_iRxGetLen API的预期行为吗? 谢谢! -Venka |
|
相关推荐
1个回答
|
|
关于设计的更多信息。
FIFO-CPU接口是AXI4Lite接口。我使用AXI4Lite总线上的Vivido逻辑分析仪捕获波形。 这是代码的片段: xil_printf(“接收数据.... n r”); for(j = 0; j(i = 0; i |
|
|
|
只有小组成员才能发言,加入小组>>
2416 浏览 7 评论
2821 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办?
2292 浏览 9 评论
3372 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区?
2459 浏览 15 评论
有输入,但是LVDS_25的FPGA内部接收不到数据,为什么?
1133浏览 1评论
请问vc707的电源线是如何连接的,我这边可能出现了缺失元件的情况导致无法供电
581浏览 1评论
求一块XILINX开发板KC705,VC707,KC105和KCU1500
447浏览 1评论
2002浏览 0评论
726浏览 0评论
小黑屋| 手机版| Archiver| 德赢Vwin官网 ( 湘ICP备2023018690号 )
GMT+8, 2024-12-22 09:44 , Processed in 1.145441 second(s), Total 76, Slave 60 queries .
Powered by 德赢Vwin官网 网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
德赢Vwin官网 观察
版权所有 © 湖南华秋数字科技有限公司
德赢Vwin官网 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191 工商网监 湘ICP备2023018690号