1
完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
亲爱的大家
我已经通过fft核心v9.0的数据表。 我想实现FFT核心,但我没有在顶层模块(VHDL)中找到任何FFT核心的例子。 如果有人建议我提供一些文档或示例,我将感激不尽。这是我第一次尝试在整个项目中使用xilinx IP核(顶层模块) 最好的祝福 |
|
相关推荐
5个回答
|
|
你好
你有没有生成fft核心的输出产品? 您是否拥有如下突出显示的ip源层次结构中所示的所有文件? 问候,萨蒂什----------------------------------------------- --- --------------------------------------------请注意 - 如果提供的信息有用,请将答案标记为“接受为解决方案”。给予您认为有用的帖子。感谢.-- ---------------------------- --------------------- ---------------------- 在原帖中查看解决方案 |
|
|
|
你好
核心没有提供示例设计,并且使用顶层模块中的模板进行实例化很简单。 PG109有关于如何连接到内核的时序图(简单的轴流),并且演示测试平台也有关于如何驱动内核的逻辑,您也可以参考。 如果您在参考上述内容后仍需要任何具体帮助,请告诉我们。 问候,萨蒂什----------------------------------------------- --- --------------------------------------------请注意 - 如果提供的信息有用,请将答案标记为“接受为解决方案”。给予您认为有用的帖子。感谢.-- ---------------------------- --------------------- ---------------------- |
|
|
|
我也遇到同样的问题,我找不到PG109推荐的测试台。
PG109表示测试平台源位于Vivado输出目录中,但我的项目中没有名为demo_tb的目录。 如果有人显示热到达那个测试台,我会很高兴。 |
|
|
|
你好
你有没有生成fft核心的输出产品? 您是否拥有如下突出显示的ip源层次结构中所示的所有文件? 问候,萨蒂什----------------------------------------------- --- --------------------------------------------请注意 - 如果提供的信息有用,请将答案标记为“接受为解决方案”。给予您认为有用的帖子。感谢.-- ---------------------------- --------------------- ---------------------- |
|
|
|
|
|
只有小组成员才能发言,加入小组>>
2420 浏览 7 评论
2823 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办?
2294 浏览 9 评论
3374 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区?
2461 浏览 15 评论
有输入,但是LVDS_25的FPGA内部接收不到数据,为什么?
1176浏览 1评论
请问vc707的电源线是如何连接的,我这边可能出现了缺失元件的情况导致无法供电
587浏览 1评论
求一块XILINX开发板KC705,VC707,KC105和KCU1500
451浏览 1评论
2005浏览 0评论
731浏览 0评论
小黑屋| 手机版| Archiver| 德赢Vwin官网 ( 湘ICP备2023018690号 )
GMT+8, 2024-12-23 20:42 , Processed in 1.426149 second(s), Total 85, Slave 69 queries .
Powered by 德赢Vwin官网 网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
德赢Vwin官网 观察
版权所有 © 湖南华秋数字科技有限公司
德赢Vwin官网 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191 工商网监 湘ICP备2023018690号