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大家好，
我正在研究一个VHDL模块我几乎完成了我的算法，现在我被分配了一个任务，将它与其他模块集成，即我已经实现了Viterbi解码器，我想将它集成到通信系统的接收器中。 任何人都可以提供一些好的文档或起点吗？ 此外，我的VHDL模块具有AXI4流接口，而其他模块具有自定义接口。如何使它们兼容？ 将等待有用的回复。 问候 
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2个回答
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@ taimur123
我认为你正在使用Vivado - 在这种情况下你可以通过这些教程： UG939 - 使用IP教程进行设计 UG1119 - 创建，包装自定义IP教程 这些应该可以帮助您开始使用IP并打包自己的IP。 关于AXI4流接口:(如果可能的话 - 我建议调整/包装你的其他模块，使它们也有一个AXI4-Stream接口。这是一个非常简单的接口，优点是你可以链接你的模块 一起。 **如果答案是有帮助的话，那就是kudo。 如果您的问题得到解答，请接受解决方案 |
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嗨@ taimur123，
请不要复制帖子......你不太可能得到不同的答案而另一个用户正在寻找答案，那么他找到的时间会更长。 你在这里问同样的问题，我给了你一个答复： https://forums.xilinx.com/t5/Welcome-Join/Wrapper-file-AXI-4-stream/m-p/769931#M45614 你在这里问的问题是一样的，你期望得到什么样的答案？ @ronnywebers还建议你创建一个正确的流量IP。 如果您不想要IP，只需使用上一篇文章中提到的模板即可。 问候， 弗洛朗 FlorentProduct应用工程师 - Xilinx技术支持EMEA ------------------------------------------ -------------------------------------------------- ----------------------------不要忘记回复，kudo，并接受作为解决方案。 |
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