完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
德赢Vwin官网
论坛|
您好，在尝试生成'Virtex 5嵌入式三模式以太网MAC包装器v1.3'时，检测到错误'项目目录中不存在核心生成器生成的文件xxxx.ucf'。
虽然生成.xco文件，但我无法查看HDL功能模型。 谁有任何想法？提前谢谢。 
0
|
|
相关推荐
7个回答
|
|
|
卡尔文，
我还没有安装IP更新（对于v1.3）并且知道v1.2在ISE 9.2.04i中正常工作。 您现在可以始终使用此IP版本作为解决方法。 让我更新IP，看看我的结局。 在此期间，请告诉我您正在使用的ISE版本。 -大卫 |
|
|
|
|
|
|
|
|
|
|
|
嗨大卫，谢谢你的回复。
我正在使用安装了Service Pack 3的ISE webpack 9.2i。 我尝试更新到Service Pack 4，但发生了同样的错误。该项目目前是空的，只创建了这个ip核心。 在创建这个可能导致此错误的ip核心之前，我还有什么需要做的吗？非常感谢你的帮助.Regards，Calvin |
|
|
|
|
|
卡尔文，
让我们从基础开始。 确保您的安装位于没有空格的目录结构中。 这是一个常见的安装陷阱，可能会产生与此类似的错误。 在生成核心后你是说没有创建目录结构？ 你应该有这样的东西： 给我一些关于创建内容的更多细节，也许我可以让其中一个支持人员使用本地WebPACK安装来生成核心。 -大卫 |
|
|
|
|
|
嗨大卫，开始，我的工作目录没有任何空格。我无法查看你附上的图片，但我会给你更多细节。
基本上，我正在实现Virtex-5嵌入式三模式以太网MAC包装v1.3 IP内核。 我将配置设置为： - 'None'用于连接到主机启用的EMAC0和EMAC1-GMII以及两者的三模式然后在生成IP内核时，可以看到以下消息：自定义IP ... 9.2.04i - Xilinx CORE Generator IP GUI Launcher J.40（c）1995-2007 Xilinx，Inc。保留所有权利.Finished Customizing.Generating IP ...警告：sim：89 - 输出目录中已存在一个已命名的核心。 此核心的输出产品可能会被覆盖。警告：sim：93 - 不会为此核心生成NGC输出。完成生成。成功生成的emac_wrap.ERROR：核心生成器生成的文件emac_wrap / example_design / emac_wrap_block.ucf不存在于 项目目录！在“源”窗口下，没有生成核心的实例并将其添加到项目中。 但是，已生成.xco文件，我可以手动添加此源。 但是，无法查看此核心的HDL实例。再次感谢你。请注意，凯文 |
|
|
|
|
|
卡尔文，
我不认为这个核心是在一个开放的ISE项目中生成的。 尝试启动CoreGen独立（在另一个目录中）并生成核心。 使用资源管理器查看是否形成类似于此的目录结构： tri_mode_test（您的CoreGen项目名称） | _TMP | _v5_emac_v1_3（默认核心名称） | _doc | _example_design | | _client | | _physical | _implement | _simulation 从这里开始，您将需要转到实现目录并使用其中一个脚本（在您的情况下为.bat）并生成设计。 完成后，它将创建另一个名为results的目录（在implements目录中）。 该目录将包含您的实现和编程文件。 docs目录中的入门指南（v5_emac_gsg340.pdf）应涵盖此内容。 如果您想将其带入ISE环境，您可以将示例设计文件复制到源区域并以这种方式运行GUI。 您必须小心设置正确的实现选项（如脚本中所列）。 我不认为这是预期的（或支持的）方法，但可能是可行的。 让我知道这是怎么回事。 -大卫 |
|
|
|
|
|
嗨大卫，很抱歉我的回复很晚，因为我最近才有时间回到这个问题。最后，我按照你的建议，并在创建.ucf文件的过程中，成功实现了三模式MAC包装器
在开发板上添加“example_design”目录中的源文件。 vhd文件包括mac_wrapper_locallink，mac_wrapper_block，eth_fifo_8，rx_client_fifo_8，tx_client_fifo_8。 基本上我使用Xilinx创建的FIFO从EMAC收集数据。但是，我开始意识到在rx_client_fifo_8，vhd和tx_client_fifo_8，vhd中发现了一个注释，即使用此FIFO的要求是至少有64个时钟 框架之间的循环。 我认为这个要求是千兆以太网的设计障碍，因为GE的间隔是96ns。 对于125MHz的时钟，64个时钟周期将达到512 ns，这肯定比GE的帧间隔长得多。 如果我错了，请纠正我。您能否就代码区域提出建议，可以修改以解决这个问题？ 如果没有，这是否意味着必须从头开始编写新的FIFO？请提出建议，再次感谢.Regards，Calvin |
|
|
|
|
只有小组成员才能发言，加入小组>>
2432 浏览 7 评论
2831 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2300 浏览 9 评论
3379 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2471 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
1425浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
597浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
463浏览 1评论
2016浏览 0评论
739浏览 0评论
/7 
关注我们的微信
下载发烧友APP
德赢Vwin官网 观察
版权所有 © 湖南华秋数字科技有限公司
德赢Vwin官网 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
1911
评论
淘帖
1542
