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大家好，
我的设计输入端有一个PLL，用于驱动设计的其余部分。 这是它的代码： PLL_BASE_0：PLL_BASE 通用地图 （ CLKOUT0_DIVIDE => 1， CLKOUT1_DIVIDE => 2， CLKFBOUT_MULT => 1， DIVCLK_DIVIDE => 1， CLKIN_PERIOD => 2.5 ） 港口地图 （ CLKIN => PLL_CLOCK， CLKOUT0 => TXCLK， CLKOUT1 => TXCLKDIV， CLKOUT2 =>打开， CLKOUT3 =>打开， CLKOUT4 =>打开， CLKOUT5 =>打开， LOCKED => PLL_LOCKED_INV， CLKFBIN => CLKFBIN， CLKFBOUT => CLKFBIN， RST =>'0' ）; 这适用于400MHz时钟输入。 但是，我想使用另一个190MHz的时钟。 所以我将通用地图更改为： 通用地图 （ CLKOUT0_DIVIDE => 2， CLKOUT1_DIVIDE => 4， CLKFBOUT_MULT => 4， CLKIN_PERIOD => 5.263 ） 但是我的计时因以下错误而失败： 警告：时间：3328 - 时序约束 “TS_CCLK_P = PERIOD tiMEGRP”CCLK_P“2.4 ns HIGH 50％;” 未通过PLL_ADV块“PLL_BASE_0”的输出时钟“TXCLK”的最小周期检查，因为周期 约束值（1200 ps）小于最小内部周期限制1666 ps。 请增加期限 删除此计时故障的约束。 警告：时间：3328 - 时序约束 “TS_CLOCK_TX_BUF = PERIOD TIMEGRP”CLOCK_TX_BUF“2.4 ns HIGH 50％;” 未通过PLL_ADV块“PLL_BASE_0”的输出时钟“TXCLK”的最小周期检查，因为周期 约束值（1200 ps）小于最小内部周期限制1666 ps。 请增加期限 删除此计时故障的约束。 信息：时间：3377 - 找到并解决了相交约束。 有关更多信息，请参阅TSI报告。 1200ps来自哪里？ 如果我有效地做同样的事情，为什么它会失败呢？ 谢谢你的帮助， czhe 消息由czhe编辑于12-22-2008 04:41 PMMessage由czhe编辑于12-22-2008 04:41 PMMessage由czhe编辑于12-22-2008 04:42 PM 
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3个回答
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你好，
通常警告是由于以下AR中提到的原因。 http://www.xilinx.com/support/answers/29363.htm 您可以将代码与UCF一起发布以进一步评论吗？ RGDS -------------------------------------------------- --------------------------------------------请注意 - 请注明 如果提供的信息有用，请回答“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢K-- -------------------------------------------------- --------------------- |
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你好，
我不能真正发布整个代码，但我在下面添加了更多内容以及我认为相关的UCF约束： TX_CLK_BUFG：BUFG 港口地图（ O => PLL_CLOCK， I => CLOCK_TX_BUF ）; TXCLK_BUFG：BUFG 港口地图（ O => TXCLK_G， I => TXCLK ）; TXCLKDIV_BUFG：BUFG 港口地图（ O => TXCLKDIV_G， I => TXCLKDIV ）; TX_CLOCK_IN：IBUFDS 通用地图（ DIFF_TERM =>“TRUE”， IOSTANDARD =>“LVDS_25” ） 港口地图（ O => CLOCK_TX_BUF， I => CCLK_P， IB => CCLK_N ）; NET“CCLK_P”TNM_NET =“CCLK_P”; TIMESPEC TS_CCLK_P = PERIOD“CCLK_P”2.4 ns HIGH 50％; NET“CCLK_N”TNM_NET =“CCLK_P”; TIMESPEC TS_CCLK_N = PERIOD“CCLK_N”2.4 ns HIGH 50％; NET“CLOCK_TX_BUF”TNM_NET = CLOCK_TX_BUF; TIMESPEC TS_CLOCK_TX_BUF = PERIOD“CLOCK_TX_BUF”2.4 ns HIGH 50％; NET“TXCLKDIV”TNM_NET = TXCLKDIV; TIMESPEC TS_TXCLKDIV = PERIOD“TXCLKDIV”4.8 ns HIGH 50％; NET“TXCLKDIV_G”TNM_NET = TXCLKDIV_G; TIMESPEC TS_TXCLKDIV_G = PERIOD“TXCLKDIV_G”4.8 ns HIGH 50％; NET“TXCLK”TNM_NET = TXCLK; TIMESPEC TS_TXCLK =周期“TXCLK”2.4 ns高50％; 这是足够的信息吗？ 我也很好奇为什么在我实例化PLL_BASE时错误消息会引用PLL_ADV。 |
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czhe写道：你好，
我也很好奇为什么在我实例化PLL_BASE时错误消息会引用PLL_ADV。 因为PLL_BASE是PLL_ADV的子集。 这些工具会自动将前者的实例转换为后者。 -一个 ----------------------------是的，我这样做是为了谋生。 |
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