1
完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
嗨,大家好,
我正在使用ML550板的参考设计(xapp856),它使用V5,XC5VLX50T,1136引脚,速度等级-1。 接收器侧的16个ISERDES执行1:4反序列化以产生64位的并行总线。 但是,该设计并不能保证位的正确连续性,即使它确实保证了字的对齐。 因此,例如,如果我从发送端发送0123456789ABCDEF,我将在接收端看到CDEF0123456789AB。 每个单词,例如0123,按顺序保留,但单词可以按任何顺序混乱。 所以我的问题是如何才能使单词的顺序正确? 参考设计提到ISERDES的BITSLIP功能不是一个选项,因为在初始化时不允许训练模式。 感谢您的任何想法和帮助, czhe |
|
相关推荐
|
|
只有小组成员才能发言,加入小组>>
2420 浏览 7 评论
2823 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办?
2294 浏览 9 评论
3374 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区?
2461 浏览 15 评论
有输入,但是LVDS_25的FPGA内部接收不到数据,为什么?
1171浏览 1评论
请问vc707的电源线是如何连接的,我这边可能出现了缺失元件的情况导致无法供电
585浏览 1评论
求一块XILINX开发板KC705,VC707,KC105和KCU1500
451浏览 1评论
2005浏览 0评论
729浏览 0评论
小黑屋| 手机版| Archiver| 德赢Vwin官网 ( 湘ICP备2023018690号 )
GMT+8, 2024-12-23 14:56 , Processed in 1.333077 second(s), Total 76, Slave 60 queries .
Powered by 德赢Vwin官网 网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
德赢Vwin官网 观察
版权所有 © 湖南华秋数字科技有限公司
德赢Vwin官网 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191 工商网监 湘ICP备2023018690号