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嗨,我正在使用Xilinx ISE和EDK 11.4来实现我的设计。
我有4种不同的外围设备。 一个用于chipcope,另一个用于MIG,另外两个用于我自己的设计。 当我第一次编译它时,它实现完美。 但是,如果我在修改一个位后重新生成其中一个外设,则会给出定时错误。 如果我尝试路由几次,EDK将能够正确路由它。 因为,EDK需要大约2小时才能完成整个设计,这个尝试和错误方法对我来说不起作用。我开始知道“AREA_GROUP”可以用来获得更好的时序闭包。 并且,我主要在一个特定的状态机中获得计时错误。 那么,只是想知道我们如何在特定外设的特定模块中为特定状态机指定AREA_GROUP?还是有其他方法可以实际获得更好的时序关闭?请告诉我。 顺便说一句,我使用的是ML507(Virtex-5) 谢谢, 消息由meka_d编辑于03-16-2010 05:28 PMMessage由meka_d编辑于03-16-2010 05:33 PM |
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1个回答
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嗨,
有不同的方法来定义您的约束,如AREA_GROUP。 UCF:例如 通过使用以下行: INST“MY_FSM_INST”AREA_GROUP = RANGE = SLICE_X5Y6:SLICE_X7Y8; VHDL:我不确定,但在VHDL中不可能使用AREA_GROUP,但你可以 改为使用RLOC_RANGE: 属性rloc_range:string; ... MY_FSM_INST的属性RLOC_RANGE:标签是“X5Y6:X7Y8”; 这个约束可以通过RLOC_ORIGIN扩展..请参阅Xilinx的Constraints-Manual 约尔格 消息由jotta于03-16-2010 08:17 PM编辑 |
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只有小组成员才能发言,加入小组>>
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