[问答]

配置JTAG TCK后，Virtex5保持未知状态怎么回事

1484 JTAG

问答对人有帮助，内容完整，我也想知道答案 0 我在同一JTAG链上有一个带有8个器件的电路板：4个Xilinx XCF32P闪存，2个Xilnix Virtex-5 LX155和2个Broadcom PHY。 4个Xilinx EPROMS和2个Virtex-5以菊花链形式连接，用于主串行配置模式（使用CCLK）。两个FPGA的完成引脚连接在一起。 EPROM通过Xilinx编程电缆进行编程，使用JTAG模式的影响。目前我在TCK引脚上有一个10Kohm的下拉，而TMS和TDI被上拉。我注意到大约一半的电路板（10个中有5个）存在以下问题：上电时，EPROM似乎成功编程了2个FPGA，DONE引脚变为高电平（LED亮）。 Howerver，一个或两个FPGA（有时也包括那些Broadcom PHY）处于未知状态并且仍然无法运行。当TCK引脚上拉至3.3V或自由运行时钟连接到TCK时，问题消失。所有FPGA和只要TCK不再处于静态低电平，PHY就会立即生效。我通过在TCK上将pulldown改为pullup来重新设计电路板，似乎解决了这个问题。任何人都能解释一下吗？为什么会这样？发生了什么？我不确定的一件事是Broadcom PHY具有可选的TRST_B JTAG复位信号，而Xilinx器件则没有。在同一JTAG链上混合使用这些器件时，我需要遵循哪些特定指南？但是，一个糟糕的JTAG状态是否会影响Virtex-5启动序列的行为并导致它即使在DONE发布后也会卡住？ 0
2020-6-3 12:38:25　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × asd008 该类别下有 32 个回答。邀请回答 aaaa321 该类别下有 27 个回答。邀请回答 doublelove 该类别下有 26 个回答。邀请回答 vynywrwr 该类别下有 21 个回答。邀请回答 hgjhgd 该类别下有 19 个回答。邀请回答 bwerwer 该类别下有 18 个回答。邀请回答 hanyan533 该类别下有 18 个回答。邀请回答 Jaionm 该类别下有 18 个回答。邀请回答 handsomelchcpp 该类别下有 17 个回答。邀请回答 wang2222222 该类别下有 17 个回答。邀请回答 ningee 该类别下有 16 个回答。邀请回答 binro 该类别下有 16 个回答。邀请回答 myf888 该类别下有 15 个回答。邀请回答 wznnzw 该类别下有 15 个回答。邀请回答 60user25 该类别下有 14 个回答。邀请回答 zcy615 该类别下有 14 个回答。邀请回答 wanglinhua2627 该类别下有 14 个回答。邀请回答 guotong1984 该类别下有 14 个回答。邀请回答 yhxc 该类别下有 14 个回答。邀请回答 armortech 该类别下有 14 个回答。邀请回答举报张娜相关推荐 • Virtex5无法正确读取XCF32P是为什么？ 1586 • 求virtex5与部分重新配置教程? 584 • iMPACT编程错误：无法初始化Virtex5器件怎么办 1623 • 在Virtex5中清除部分配置存储器时，请问DONE引脚的行为是什么？ 985 • 在JTAG配置阶段TDO没有给出任何结果是为什么？ 4442 • Xilinx Virtex5安装了ISE Suit Desgin当我启动系统生成器时matlab打开就自动关闭的原因？ 2119 • V7 690T板的JTAG问题如何解决 3990 • 请问可以通过virtex-5用纯Verilog配置9361完成基本的收发吗 1893 • JTAG通过FT232R进行FPGA配置，无需使用iMPACT 4585 • 无法使用CAPTURE_VIRTEX5原语读回FF和Latch状态怎么解决？ 1666 1个回答

答案对人有帮助，有参考价值 0 我认为这是关于你的设计的。请检查ISE设计中的“启动时钟”。在您的设计中 - >生成编程文件 - >属性 - >启动时钟。你选择它作为“JTAG时钟”吗？如果是这样，请将其更改为“CCLK”，这将解决问题。为什么？因为在全局置位和复位完成后，FPGA需要8个时钟。

2020-6-3 12:46:55 评论举报卢家辉