1
完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
扫一扫,分享给好友
问题是关于IBERT,首先让我描述一下我遇到的现象:
我使用IBERT核心生成器生成比特流文件并将其下载到我的板上以测试我的设计的BER,然后我打开IBERT控制台,在时钟设置中我发现TXOUTCLK0 DCM状态未锁定,没有用 即使我重置它。 并且在MGT / BERT设置中,我发现MGT链路状态未链接,在选择环回模式到near_end PCS并重置通道后,状态仍未链接。 除了两个状态其他状态都被锁定,我怎么能解决这个问题? 有谁能够帮助我? 非常感谢你。 我使用的FPGA是FX130t,chipcope版本是11.5 |
|
相关推荐
2个回答
|
|
|
|
|
|
您确定选择了正确的MGT和参考时钟位置吗?
MGT是否在电路板上供电? ------您是否尝试在Google中输入问题? 如果没有,你应该在发布之前。太多结果? 尝试添加网站:www.xilinx.com |
|
|
|
只有小组成员才能发言,加入小组>>
2420 浏览 7 评论
2823 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办?
2294 浏览 9 评论
3374 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区?
2461 浏览 15 评论
有输入,但是LVDS_25的FPGA内部接收不到数据,为什么?
1172浏览 1评论
请问vc707的电源线是如何连接的,我这边可能出现了缺失元件的情况导致无法供电
585浏览 1评论
求一块XILINX开发板KC705,VC707,KC105和KCU1500
451浏览 1评论
2005浏览 0评论
731浏览 0评论
小黑屋| 手机版| Archiver| 德赢Vwin官网 ( 湘ICP备2023018690号 )
GMT+8, 2024-12-23 16:41 , Processed in 1.278647 second(s), Total 80, Slave 64 queries .
Powered by 德赢Vwin官网 网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
德赢Vwin官网 观察
版权所有 © 湖南华秋数字科技有限公司
德赢Vwin官网 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191 工商网监 湘ICP备2023018690号