完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
德赢Vwin官网
论坛|
根据UG570（v1.9.1，第116页）：“配置主时钟输出到FPGA逻辑.CFGCLK反映CCLK引脚的信号，输出时钟信号，其中频率由配置速率的比特流选项定义。输出为
仅在配置期间激活，并且在启用了持久性的主模式下激活。“ 我正在使用KUS +和Select Map Slave x8配置。 我正在尝试确定在配置完成后如何将D00-D07数据存储器输入/输出FPGA。 根据用户指南中的说明，似乎配置后FPGA CCLK引脚（在配置期间由外部器件驱动）不能用于为D数据总线提供时钟，因为STARTUPE3的CFGCLK输出不会反映此时钟？ 
0
|
|
相关推荐
4个回答
|
|
|
您想在配置后访问配置逻辑，您只需要设置Persist和CONFIG_MODE约束（Slave SMAP模式）来保留引脚。不要使用ICAP＆amp;
在这种情况下启动。谢谢，常春藤 -------------------------------------------------- -------------------------------------------------- --------不要忘记回复，kudo，并接受为解决方案.---------------------------- -------------------------------------------------- --------------------------- |
|
|
|
|
|
也许我可以重新解释一下我的问题：CCLK（FPGA引脚）在由外部源驱动时，可以在配置后由FGPA内部的通用逻辑使用吗？
|
|
|
|
|
|
嗨@jsmithsrc，
EMCCLK不是专用时钟引脚，因此不能使用FPGA的时钟专用路径。 建议不要使用EMCCLK来驱动内部逻辑。 如果您仍想使用它，请检查此线程 https://forums.xilinx.com/t5/7-Series-FPGAs/Using-EMCCLK-as-a-clock-source/td-p/559570。 -------------------------------------------------- -------------------------------------------------- ------------------------ 请不要忘记回复或给予Kudos或将其标记为接受的解决方案。 -------------------------------------------------- -------------------------------------------------- ------------------------- |
|
|
|
|
|
好的，那么用户指南描述不准确？
当Bank 0上的CCLK引脚由外部主机驱动时，STARTUPE3 CFGCLK引脚的输出是否有效？ 这似乎与声明“输出仅在配置期间处于活动状态且在启用持久性的主模式下处于活动状态”相矛盾 |
|
|
|
|
只有小组成员才能发言，加入小组>>
2416 浏览 7 评论
2821 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2292 浏览 9 评论
3372 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2459 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
1157浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
584浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
450浏览 1评论
2005浏览 0评论
729浏览 0评论
/6 
关注我们的微信
下载发烧友APP
德赢Vwin官网 观察
版权所有 © 湖南华秋数字科技有限公司
德赢Vwin官网 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
2072
评论
淘帖
1463
