完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
德赢Vwin官网
论坛
798
|
嗨，大家好！
我遇到了一个问题，希望能帮助我。 当我使用chipcope分析我的设计时，我发现全局差分时钟引脚与chipcope端口没有连接，因为它没有端口与芯片内的差分时钟引脚相连，但它有IBUFDS输出引脚。所以我试着连接IBUFDS 输出引脚与ckock引脚，但映射发生错误如下： LIT：530 - BUFDS符号“physical_group_tile1_refclk_i / tile1_refclk_ibufds_i”（输出信号= tile1_refclk_i）只能驱动GT负载。 请修改您的设计以避免无法解决的情况。 因此我不知道如何处理这个问题，请给我帮助。 非常感谢你！ 
0
|
|
相关推荐
2个回答
|
|
|
从错误消息中，您似乎正在尝试查看GTX参考时钟。
GTX参考时钟不是结构时钟 - 它们是专用时钟输入，直接连接到高速收发器的PLL。 它们不能用于计时任何结构逻辑，包括chipcope核心（在结构逻辑中实现）。 话虽这么说，你试图用chipcope探测什么？ 显然不是时钟本身（尝试用逻辑分析仪查看时钟是没有意义的）。 另一方面，如果您正在尝试使用此时钟为分析仪提供时钟，那么您必须询问，您尝试使用此时钟查看哪些数据信号。 如上所述，GTX参考时钟不会进入结构，因此不直接为任何结构逻辑提供时钟。 Chipscope只能探测结构逻辑...... GTX周围唯一能够探测的结构逻辑是GTX的结构侧输入和输出。 这些信号分别在GTX的TXUSRCLK和RXUSRCLK输出（或TXUSRCLK2 / RXUSRCLK2时钟）上提供时钟。 因此，要探测这些信号，您需要使用这些时钟。 注意：两个时钟（RXUSRCLK和TXUSRCLK）通常不是彼此同步的（它们可以处于RX弹性缓冲器正在进行速率匹配的某些模式，但通常它们不是）。 因此，您将无法使用相同的芯片内核对输入和输出进行采样 - 您需要一个ILA用于RX信号，一个用于TX信号。 有关如何从彼此触发两个异步ILA的应用笔记。 Avrum |
|
|
|
|
|
|
|
|
|
|
只有小组成员才能发言，加入小组>>
2420 浏览 7 评论
2823 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2294 浏览 9 评论
3374 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2461 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
1169浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
585浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
451浏览 1评论
2005浏览 0评论
729浏览 0评论
/6 
关注我们的微信
下载发烧友APP
德赢Vwin官网 观察
版权所有 © 湖南华秋数字科技有限公司
德赢Vwin官网 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
评论
淘帖
11584
