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请问XIlinx FPGA如何实现FPGA内部的时序约束？

747 FPGA

问答对人有帮助，内容完整，我也想知道答案 0 大家好我正在使用Virtex5 FPGA，我在设计中添加了一个OFFSET IN约束，如下所示。 NET“Sysclk”TNM_NET =“Sysclk”; tiMESPEC“TS_Sysclk”= PERIOD“Sysclk”16 ns HIGH 50％; OFFSET = IN 5 ns有效16 ns在“Sysclk”之前; 我的问题是： Virtex5 FPGA如何通过路由资源，IDELAY或其他方式实现5 ns延迟？谢谢。克里斯 0
2020-6-13 19:23:05　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × asd008 该类别下有 32 个回答。邀请回答 aaaa321 该类别下有 27 个回答。邀请回答 doublelove 该类别下有 26 个回答。邀请回答 vynywrwr 该类别下有 21 个回答。邀请回答 hgjhgd 该类别下有 19 个回答。邀请回答 bwerwer 该类别下有 18 个回答。邀请回答 hanyan533 该类别下有 18 个回答。邀请回答 Jaionm 该类别下有 18 个回答。邀请回答 wang2222222 该类别下有 17 个回答。邀请回答 handsomelchcpp 该类别下有 17 个回答。邀请回答 binro 该类别下有 16 个回答。邀请回答 ningee 该类别下有 16 个回答。邀请回答 wznnzw 该类别下有 15 个回答。邀请回答 myf888 该类别下有 15 个回答。邀请回答 wanglinhua2627 该类别下有 14 个回答。邀请回答 guotong1984 该类别下有 14 个回答。邀请回答 yhxc 该类别下有 14 个回答。邀请回答 armortech 该类别下有 14 个回答。邀请回答 60user25 该类别下有 14 个回答。邀请回答 zcy615 该类别下有 14 个回答。邀请回答举报区沛仪相关推荐 • FPGA时序分析如何添加其他约束 2198 • 请教时序约束的方法 3246 • 如何在FPGA设计环境中加入时序约束？ 1803 • 一文读懂什么是FPGA时序分析 1410 • FPGA实战演练逻辑篇49：基本的时序分析理论2 3304 • FPGA实战演练逻辑篇56：VGA驱动接口时序设计之3时钟约束 5530 • FPGA实战演练逻辑篇48：基本的时序分析理论1 5284 • OFFSET在2个FPGA之间的时序约束 1701 • FPGA实战演练逻辑篇52：基本时序路径 3051 • FPGA实战演练逻辑篇61：CMOS摄像头接口时序设计1理想时序 4587 3个回答

答案对人有帮助，有参考价值 0 如果我正确理解您的问题，Virtex 5不会增加5ns延迟。时序约束指定了与Sysclk同步的数据的性质：它将在时钟前5 ns到达并保持16 n的有效。约束用于确保满足这些设置和保持要求（或者如果它们发出警告不能）。如果您确实需要延迟输入信号，那么您可以使用结构逻辑，IDELAY，长PCB跟踪等。你有没有在PLD博客上阅读奥斯汀的时间限制指南？

2020-6-13 19:29:02 评论举报刘瑞

答案对人有帮助，有参考价值 0 感谢您的意见。我还没有理解。如果时钟和数据同时到达Virtex的PAD（会有设置违规），并且我添加了这个约束，结果是：“数据在时钟前5 ns到达”。这个约束为修复设置违规做了什么？我没看过Austin的时间限制指南，我会稍后再做，我知道他是专家。克里斯

2020-6-13 19:42:20 评论举报李昕萌

答案对人有帮助，有参考价值 0 如果您的时钟和数据确实同时到达并且无法正常实现，则添加约束将不会修复设置时间违规。如果确实有5ns的数据设置时间，设计将只能可靠地工作 - 您仍然需要更改与FPGA接口的东西。也许通过周期约束可以更容易地想象发生了什么。您希望设计以200 MHz运行，但工具表示它只能达到50 MHz。因此，您将约束降低到40 MHz并且错误消失。但是，如果您以200 MHz的频率运行设计，它将无法正常工作。

2020-6-13 19:49:41 评论举报刘瑞

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