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你好
是否可以在vritex6中配置某个BUFR的区域扩展？ 我可以选择区域扩展吗？如果我想这只适用于上层，下层或两者兼而有之？ 例如： BUFR_X0Y7区域仅扩展上部区域而不是上部/下部区域。 我怎样才能做到这一点？ 谢谢回复。 
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据我所知，BUFR不需要连接到与BUFR相同的区域中的6个区域时钟线之一。
在您的情况下，即使BUFR位于x2y0中，如果它不驱动x2y0中的任何隐藏资源，那么它也不会使用该区域中的6个区域时钟网络之一。 如果要确保它未在x2y0中使用，则使用Pblock或LOC约束将所有逻辑约束到x3y0。 至于问题的第二部分 - 将区域时钟转换为x4y0，它根本不可能 - 每个BUFR与同一区域内的6个区域时钟网络之间存在固定连接，上面区域中的6个区域时钟网络和 下面区域有6个区域时钟网（以及一些中央时钟资源，如BUFG和MMCM） - 就是这样。 Avrum 在原帖中查看解决方案 |
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为什么？
如果你需要使用BUFR，那么使用一个（实例化它）。 软件将根据您的需要正确配置（找到正确的，连接起来等）。 如果您想查看软件的功能，请在FPGA_Editor中进行检查。 Austin Lesea主要工程师Xilinx San Jose |
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你好，
我的问题与区域时钟刺有关。 例如： 在一个地区（x2y0），我超过了区域时钟刺的数量。 我需要7个刺，只有6个region_clock_spines用于clock_region。 其中一个刺被指定为该地区不需要的区域时钟， 此脊柱连接到位于上述时钟区域（x3y0）的BUFR的输出。 需要此时钟可在时钟区域x4y0和x3y0中使用，但不能在x2y0中使用。 我怎么能限制它呢？ 谢谢大家 |
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据我所知，BUFR不需要连接到与BUFR相同的区域中的6个区域时钟线之一。
在您的情况下，即使BUFR位于x2y0中，如果它不驱动x2y0中的任何隐藏资源，那么它也不会使用该区域中的6个区域时钟网络之一。 如果要确保它未在x2y0中使用，则使用Pblock或LOC约束将所有逻辑约束到x3y0。 至于问题的第二部分 - 将区域时钟转换为x4y0，它根本不可能 - 每个BUFR与同一区域内的6个区域时钟网络之间存在固定连接，上面区域中的6个区域时钟网络和 下面区域有6个区域时钟网（以及一些中央时钟资源，如BUFG和MMCM） - 就是这样。 Avrum |
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