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嗨，
我有一个Virtex-5，它有21个I / O，每个通过配置用于LVCMOS33的47欧姆电阻连接，慢速压摆率，12mA默认驱动电流到多个芯片的输入端，这些芯片的电源轨已经达到其电流限制 导轨折回并在芯片上产生~2.2V的轨电压（FPGA VCCO正在运行不同的电压）。 我还有一个额外的I / O连接到同一轨道上没有串联电阻的输入。 我相信正在打开和关闭的Virtex-5 I / O正在为这些芯片供电。 V5 VCCO轨道非常接近3.3V，因此在通过其I / O供电的芯片上给出0.3V ESD二极管压降时，我计算出21 I / O可能在47欧姆电阻上产生0.8V的压降 每个I / O和总共357mA的电流大约为17mA，I / O线没有串联电阻吸收未知电流。 现在我知道这很大的电流都没有流过，因为我的电路板的功耗从未超过一个值，这样这些I / O可能会吸收超过105mA的电流。 作为旁注，FPGA ESD二极管几乎肯定不会发挥作用而且没有正向偏置。在V5数据表（DS202）中，有“100mA电流施加到I / O引脚，有电或无电”的总电流。 非常高，看起来我很清楚（假设驱动强度为12mA意味着它在短路时不会超过12mA）。 然而，随后的限制是“施加到所有I / O引脚的总电流，有电或无电”也是100mA。 鉴于上述情况，可以想象同时使用的其他I / O可能已经超过20mA，导致我超过FPGA上所有I / O的最大输出电流限制。 这样连接大约5分钟。 我的问题是：1。 当电流从FPGA提供的引脚输出时，是否放宽了任何引脚约束的最大电流？ 2. I / O引脚的输出行为是否有任何类型的IV曲线，配置为12mA驱动强度，以确定我的47欧姆电阻器的可能电压降是多少，因此它们的输出电流，以及电流是多少 没有通过任何电阻连接的引脚？ 3. amd我的上述情况是否导致对FPGA造成任何损害，而这可能会导致自身损失，因为后续线路出现故障？ 谢谢， 马克斯 
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5个回答
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马克斯，
1.当电流从FPGA提供的引脚输出时，是否放宽了任何引脚约束的最大电流？ 如果你看一下IBIS模型，你会看到实际的电流。 12 mA默认值是Vil或Vih点的最小保证值。 为了满足最小规格，实际电流要多得多。 2. I / O引脚的输出行为是否有任何类型的IV曲线，配置为12mA驱动强度，以确定我的47欧姆电阻器的可能电压降是多少，因此它们的输出电流，以及电流是多少 没有通过任何电阻连接的引脚？ 在模拟器中运行IBIS模型以回答所有问题。 3.我的上述情况是否会对FPGA造成任何损害，而这可能会导致自身损失，因为后续线路的故障？ 不，没有造成任何损坏，因为它从未超过绝对最大规格（见数据表确认，因为我必须猜测未超过结温等）。 Austin Lesea主要工程师Xilinx San Jose 在原帖中查看解决方案 |
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马克斯，
1.当电流从FPGA提供的引脚输出时，是否放宽了任何引脚约束的最大电流？ 如果你看一下IBIS模型，你会看到实际的电流。 12 mA默认值是Vil或Vih点的最小保证值。 为了满足最小规格，实际电流要多得多。 2. I / O引脚的输出行为是否有任何类型的IV曲线，配置为12mA驱动强度，以确定我的47欧姆电阻器的可能电压降是多少，因此它们的输出电流，以及电流是多少 没有通过任何电阻连接的引脚？ 在模拟器中运行IBIS模型以回答所有问题。 3.我的上述情况是否会对FPGA造成任何损害，而这可能会导致自身损失，因为后续线路的故障？ 不，没有造成任何损坏，因为它从未超过绝对最大规格（见数据表确认，因为我必须猜测未超过结温等）。 Austin Lesea主要工程师Xilinx San Jose |
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嗨奥斯汀，
最大额定值“施加到所有I / O引脚，有电或无电源的总电流”是+/- 100mA？ 如果以这种方式连接的所有I / O的总输出功率总和> 105mA，那么这个最大额定值是否会被违反？ 谢谢， 马克斯 |
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是的，不，
该规范是为了防止IO闭锁（保护结构的反向偏置，这些保护结构本身是pnpn器件，是器件固有的）。 如果没有观察到闩锁（你会立即知道），那么它就不会发生（你很幸运，或者你的部分，需要的电流比需要的电流多，反向偏置通过衬底体二极管）。 所以，没有闩锁，没有伤害。 通过这种方式，闩锁通常在熔化孔或烧火的部分结束。 事实上，我们通过适当的设计和规范努力防止这种情况意味着IO的闩锁非常罕见，并且只有在系统设计错误并且其他不良事件发生在过度压力IO时才会发生。 我从未见过Xilinx器件的闭锁，也没有听说过。 我看过闪电罢工烧焦的遗体。 这是一个闩锁？ 谁在乎！ 这是一个闪电！ Austin Lesea主要工程师Xilinx San Jose |
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