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你好
我将virtex5 LX50与具有应根据standardEIA / tiA-644 LVDS规范终止的输出数据的设备连接起来 我在用着 IBUFDS用于将输入LVDS转换为LVTTL，OBUFDS用于输出信号和时钟 这是这样做的正确方法 为此目的使用ODDR原语的重要性是什么？ 问候 uzmeed 
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7个回答
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如果要与LVDS连接，则需要使用在ucf文件中设置的LVDS_25 I / O类型。
如果在电路板的RX侧没有终端电阻，则RX引脚需要具有DIFF_TERM = TRUE属性 |
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没有问题像这样使用IBUFDS / OBUFDS。
但请注意，IBUFDS不会将LVDS转换为LVTTL。 在FPGA内部，信号处于Vccint电平.ODDR用于创建DDR信号。 与LVDS没有直接关系。 -------------------------------------------------- -------------------------------------------------- --------不要忘记回复，kudo，并接受为解决方案.---------------------------- -------------------------------------------------- --------------------------- |
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嗨，
您的源设备IO标准是LVDS，那么您只需要为差分输入引脚提供LVDS IOSTANDARD，这样就可以处理您的标准（其余您需要在板上或芯片上处理LVDS的终端）。 在内部，您可以使用IBUFDS，它与IO标准无关，只是将差分信号转换为单端信号。 阅读F [GA用户指南]并搜索这些术语，以了解有关IO标准和ODDR，IDDR和缓冲区的更多信息。 谢谢，AnirudhPS：请将此标记作为答案，以防它有助于解决您的问题。如果帖子引导您找到解决方案，请给予赞誉。 |
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你好
设计是这样的，我有14对数据2对cntrl信号到rx数据作为输入 一对时钟和另一个控制信号作为输出。 外部器件在输出cntrl信号上被触发并提供从FPGA发送的数据。 我希望现在的情况更加清晰 问候 uzmeed |
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喜
你在哪里找到ODDR？ 是控制信号吗？ 当您想要在时钟的上升沿和下降沿输出数据时，通常使用ODDR。 当您想要将时钟转发出FPGA时，有时也会使用ODDR。 这应该是一种低偏差的方法，可以将输入FPGA时钟转发到FPGA外部。 查看ODDR上的论坛帖子，了解时钟转发-http：//forums.xilinx.com/t5/Spartan-Family-FPGAs/how-to-instantiate-ODDR-block/td-p/232589 谢谢，AnirudhPS：请将此标记作为答案，以防它有助于解决您的问题。如果帖子引导您找到解决方案，请给予赞誉。 |
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>我希望现在的情况更加清晰
不，不是真的。 回过头来看，你不清楚你的问题是什么。 >设计是这样的，我有14对数据2对cntrl信号到rx数据作为输入 >和一对时钟和另一个控制信号作为输出。 好的，这相当于 模块顶部（ 输入[13：0] data_in_p，data_in_n， 输入[1：0] ctrl_in_p，ctrl_in_n，输出clk_out_p，clk_out_n，输出ctrl_out_p，ctrl_out_n ）; 您似乎没有与data_in和ctrl_in对齐的时钟，这将是捕获数据的问题。 需要为输出实例化IBUFDS，为输出实现OBUFDS以及生成clk_out的ODDR（参见本主题论坛中的许多主题）。 ------您是否尝试在Google中输入问题？ 如果没有，你应该在发布之前。太多结果？ 尝试添加网站：www.xilinx.com |
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只有小组成员才能发言，加入小组>>
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