完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
德赢Vwin官网
论坛|
我有一块V7 690T板。
JTAG的原理图如下： JTAG参考电压为1.8V。 但是，当我使用平台电缆USB连接到它时，它无法在iMPACT中识别。 当我尝试扫描JTAG链时，会弹出一条关于“保持电源完好”的错误消息等。 然后我只是将Vref和GND连接到电缆，并用示波器检查TCK端口，我什么也没抓到。 然后我尝试了不同的电缆，有时会发现一个未知的设备。 正确的设备确实被识别了好几次。 但是今天，无论采取什么措施，它都行不通。 有时，当我检查浮动TCK端口时，可以看到时钟信号。 但是当我将它连接到电路板上时，在示波器上看不到任何东西，而是1.8V线路。 看起来电缆不能拉下TCK，TDI。 有人能给我一些关于这个奇怪问题的原因的建议吗？ 谢谢 向超 
0
|
|
相关推荐
10个回答
|
|
|
x.c.
小心！！！！ 您必须使用最新的（较新的）兼容JTAG电缆（将使用标头上存在的1.8V的正确Vref）。 任何带有3.3v信号的旧电缆都可能造成永久性损坏（炸毁JTAG）。 检查JTAG电缆数据表！ Austin Lesea主要工程师Xilinx San Jose |
|
|
|
|
|
你好，奥斯汀。
你能告诉Xilinx JTAG电缆（平台电缆USB DLC9 / 9G / 9LP / 10）支持（或不支持）Virtex-7吗？ 有关所有Xilinx器件的平台电缆USB支持的任何信息都可用吗？ 另外，我的信息只有持续的Platform Cables支持eFUSE编程。 |
|
|
|
|
|
我认为奥斯汀在写锅时很困惑，因为所有USB线都包含一个由VREF引脚供电并由电路板供电的电平转换器。
此外，所有7系列器件在专用配置库0中支持高达3.3v。虽然您未在原理图片段中显示VCCO_0引脚，但已连接CFGBVS，这是VCCO为1.8v或更低的正确状态。 就我所知，JTAG配置没有错，或者没有为TCK提供任何可能导致故障和通信故障的终端。 ------您是否尝试在Google中输入问题？ 如果没有，你应该在发布之前。太多结果？ 尝试添加网站：www.xilinx.com |
|
|
|
|
|
你好，麦吉特
据我所知，Virtex-7 TCK不需要额外的TCK终端（就像以前的FPGA系列一样）。 不幸的是，我无法找到信息来源（但我想我已经在Xilinx文档中读过这篇文章）。 如果我错了，请纠正我。 - 问候，维克多 |
|
|
|
|
|
>如果我错了，请纠正我。
好的，你错了。 :-) 没有一个电路可以集成到一个可以解决每个PCB级信号完整性问题的设备中。 考虑到手头的JTAG接口，它是部分分布式（TCK，TMS）和部分点对点（TDI，TDO）.PC可以有1-100 + JTAG器件，设计人员可以实现fly-by路由，星型路由 ，T路由或选择带有点对点路由的额外缓冲区。 这些可能性中的每一种都会导致输入引脚（TCK，TMS）上的波形不同，这是固定内部电路无法解决的。 ------您是否尝试在Google中输入问题？ 如果没有，你应该在发布之前。太多结果？ 尝试添加网站：www.xilinx.com |
|
|
|
|
|
埃德，
谢谢。 也许我记得很远，在u***电缆之前......？ 但那时没有JTAG。 无论如何，我很高兴听到所有USB电缆都包含一个vref电平转换器。 有时在xc3064时代开始使用FPGA器件意味着我脑子里有很多旧东西在喋喋不休。 现在我可以忘记更多现在无用的信息了。 Austin Lesea主要工程师Xilinx San Jose |
|
|
|
|
|
你好，
谢谢。 我同意你的系统级方法。 但主题启动器使用单设备JTAG链。 现在我搜索文件.... V7已经改进了TCK缓冲区（并且不需要额外的终止）;） - 亲切的问候， 胜利者 |
|
|
|
|
|
对不起，Sirs我很困惑......看看这个，请http://www.chilinx.com/support/answers/41782.htmV7改进了CCLK，而不是TCK--问候，Victor
|
|
|
|
|
|
我看到你使用非Xilinx接头引脚输出。可能你有一个定制的“电缆适配器”连接在J5和平台电缆之间。你也只有一根接地电缆。（我认为这个问题是信号完整性问题）
Try1）将JTAG速度降至最低.2）尽可能缩短电缆。工作标头电路。原装Xilinx USB电缆有一个带有6根地线的14针接头。 Xilinx还提供“飞线”改编。 避免使用它。 如果你的JTAG正常工作，这条电缆很好;） |
|
|
|
|
|
>我很困惑......
我不确定你对此感到困惑。 当AR＃41782用作输出（主模式）时，它指的是CCLK。 在这种状态下，配置逻辑不再使用外部CCLK的值，因此它“免受”反映返回。 这并不需要确保接收CCLK的从设备正确端接并具有干净的边缘。 ------您是否尝试在Google中输入问题？ 如果没有，你应该在发布之前。太多结果？ 尝试添加网站：www.xilinx.com |
|
|
|
|
只有小组成员才能发言，加入小组>>
2420 浏览 7 评论
2823 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2294 浏览 9 评论
3374 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2461 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
1159浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
584浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
450浏览 1评论
2005浏览 0评论
729浏览 0评论
/6 
关注我们的微信
下载发烧友APP
德赢Vwin官网 观察
版权所有 © 湖南华秋数字科技有限公司
德赢Vwin官网 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
3989
评论
淘帖
1985
