1
完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
是否已知IBERT在VC709上以“开箱即用”的默认设置运行?
如果你有一个工作比特流,你能告诉我吗? 我试图在VC709演示板上使用IBERT,但没有成功。 我下载了以下文件,遵循“测试库113”程序并使用“准备下载”比特流。 XTP234 - VC709 GTH IBERT教程(2013.3 C)[PDF,ver 6.0,17784 KB] 描述:使用VC709板创建和使用IBERT设计 设计文件: ·rdf0232-vc709-ibert-c-2013-3.zip 我使用Chipscope默认设置测试并尝试了所有五种环回模式。 结果: 1)1。无:失败(无链接) 2.近端PCS:FAIL(错误计数随MGT链路状态= 10.3 Gbps而上升) 3.近端PMA:通过 4.远端PMA:失败(无链接) 5.远端PCS:失败(无链接) 我希望内部环回模式2-5至少通过。 也许我正在使用V7版本制作一些vc709配置设置错误? 我尝试使用Virtex-6进行类似的程序。 IBERT是使用coregen创建的,并手动创建了比特流。 V6版本有3种环回模式,所有PASS。 |
|
相关推荐
4个回答
|
|
您是否为SMA CLK提供外部时钟?
VC709的IBERT需要外部时钟。 请试试.Regards,Krishna -------------------------------------------------- ---------------------------------------------请将帖子标记为 如果提供的信息能够回答您的问题/解决您的问题,请“接受为解决方案”。给予您认为有用的帖子。 |
|
|
|
|
|
|
|
在pdf的第17页,程序是连接SMA电缆,我假设它将处理您提到的外部时钟。
这是不正确的?测试库113 - 插入SFP环回适配器 - 连接SMA电缆: - J26到J32 - J25到J31 |
|
|
|
|
|
|
|
只有小组成员才能发言,加入小组>>
2432 浏览 7 评论
2831 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办?
2300 浏览 9 评论
3379 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区?
2471 浏览 15 评论
有输入,但是LVDS_25的FPGA内部接收不到数据,为什么?
1427浏览 1评论
请问vc707的电源线是如何连接的,我这边可能出现了缺失元件的情况导致无法供电
597浏览 1评论
求一块XILINX开发板KC705,VC707,KC105和KCU1500
463浏览 1评论
2016浏览 0评论
739浏览 0评论
小黑屋| 手机版| Archiver| 德赢Vwin官网 ( 湘ICP备2023018690号 )
GMT+8, 2024-12-31 00:08 , Processed in 1.742671 second(s), Total 81, Slave 65 queries .
Powered by 德赢Vwin官网 网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
德赢Vwin官网 观察
版权所有 © 湖南华秋数字科技有限公司
德赢Vwin官网 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191 工商网监 湘ICP备2023018690号