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嗨,
删除生成的文件中的bufg实例,即..userclk_source.vhd并进行适当的连接。 谢谢, 维奈 -------------------------------------------------- ------------------------------------------您是否尝试在Google中输入问题? ? 如果没有,你应该在发布之前。 此外,MARK这是一个答案,以防它有助于解决您的查询/问题。给予帮助您找到解决方案的帖子。 |
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我选择了“在核心中包含共享登录”。
相反,当我选择“在示例设计中包含共享逻辑”时, 生成的文件看起来更像我想要的。 对不起,大家......我应该在发布之前尝试过。 - 丹 |
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只有小组成员才能发言,加入小组>>
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Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办?
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如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区?
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有输入,但是LVDS_25的FPGA内部接收不到数据,为什么?
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请问vc707的电源线是如何连接的,我这边可能出现了缺失元件的情况导致无法供电
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求一块XILINX开发板KC705,VC707,KC105和KCU1500
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