完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
德赢Vwin官网
论坛
835
|
HI，我想使用auroraIP8b10b和“Xilinx答案46413构建Aurora 8B10B设计，使用QPLL的Virtex-7 / Kintex-7系列的线路速率高于6.6 Gbps”达到10G，我的ISE版本是14.5，aurora8b10b版本是8.3，GTX收发器
.version是2.2。 模拟还可以，但是当我下载.bit到VC707时，我用chipcope看波，没有用户clk，chipcope说“等待核心武装，慢速或停止时钟”。 我认为COMMON模块不能在FPGA中工作，但我不知道如何使用它。 我真的希望有人帮助我，非常感谢你！ 
0
|
|
相关推荐
2个回答
|
|
|
听起来你可能有引脚问题。
验证引脚分配报告是否与原理图相匹配。 ------您是否尝试在Google中输入问题？ 如果没有，你应该在发布之前。太多结果？ 尝试添加网站：www.xilinx.com |
|
|
|
|
|
谢谢你的建议，我发现了一个问题，但我不知道如何修复它。
GTE2_COMMON模块有一个信号“QPLLLOCKOUT”。模拟正常，一段时间后变为1'b1; 但是当我在VC707中下载* .bit时，信号总是1'b0;即使我只是制作一个7系列收发器项目，同样的问题再次出现。 PS：refclk 250M车道速率10G。 |
|
|
|
|
只有小组成员才能发言，加入小组>>
2420 浏览 7 评论
2823 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2294 浏览 9 评论
3374 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2461 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
1158浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
584浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
450浏览 1评论
2005浏览 0评论
729浏览 0评论
/6 
关注我们的微信
下载发烧友APP
德赢Vwin官网 观察
版权所有 © 湖南华秋数字科技有限公司
德赢Vwin官网 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
评论
淘帖
3244
