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嗨，
我正在使用AC701板。 由于AC701具有RGMII接口，在以太网参考设计的帮助下，我使用IDELAYE2原语为4位Rx数据和1位控制线以及IDELAYCTRL原语准备了RGMII到GMII接口逻辑。 我使用2014.1生成位文件。 生成位文件Vivado时出现以下错误： -------------------------------------------------- -------------------------------------------------- ---------------------- 运行DRC作为命令write_bitstreamINFO的前提条件：[Drc 23-27]运行带有2个线程的DRCERROR：[Drc 23-20]规则违规（RTSTAT-2）部分路由的网络 - 1个网络被部分路由。 问题网是rgmii_to_gmii_i / C.INFO：[Vivado 12-3199] DRC完成了1个错误，1个AdvisoriesINFO：[Vivado 12-3200]有关更多信息，请参阅DRC报告（report_drc）.ERROR：[ Vivado 12-1345] DRC期间发现错误。 Bitgen不是run.INFO：[Common 17-83]发布许可证：ImplementationERROR：[Common 17-39]'write_bitstream'因早期错误而失败。 执行“write_bitstream -force rtl_top.bit”时 -------------------------------------------------- -------------------------------------------------- ---------------------- 路由阶段我遇到了严重错误： 严重警告：[Route 35-54] Net：rgmii_to_gmii_i / C未完全路由 严重警告：[Route 35-7]设计有6个不可路由的引脚，可能由放置问题引起。 严重警告：[路线35-1]设计未完全布线。 有1个网没有完全路由。 信息：[路线35-77]路由器完成失败。 请检查日志文件中的严重警告，并运行report_route_status以获取路由状态摘要。 -------------------------------------------------- -------------------------------------------------- ---------------------- 路线状态报告说： 鱼网用路由错误：rgmii_to_gmii_i / C未布线销：rgmii_to_gmii_i / gmii_rx_dv_reg / C rgmii_to_gmii_i / gmii_rxd_reg [0] / C rgmii_to_gmii_i / gmii_rxd_reg [1] / C rgmii_to_gmii_i / gmii_rxd_reg [2] / C rgmii_to_gmii_i / gmii_rxd_reg [3] / C rgmii_to_gmii_i / gmii_rxd_reg [4] / C rgmii_to_gmii_i / gmii_rxd_reg [5] / C rgmii_to_gmii_i / gmii_rxd_reg [6] / C rgmii_to_gmii_i / gmii_rxd_reg [7] / C 请提供一些解决此问题的建议。 
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5个回答
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RGMII是否连接到FPGA的焊盘（顶级端口）？
通常，使用IDELAY组件导致路由失败的一个原因是它们连接到内部网而不是填充网。 如果RGMII连接到另一个内核而不是FPGA引脚，则可能会发生这种情况。 - Gabor |
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在打开实现的设计之后运行report_route_status命令并分析导致路由问题的原因。要了解有关命令的更多信息，请参阅http://www.xilinx.com/support/documentation/sw_manuals/xilinx2013_1/ug835-vivado-tcl-commands.pdf（
Page 697）谢谢，Yash |
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嗨Gabor，是的，我所有的RGMII接口线（数据线，控制线和时钟）都连接到焊盘。
嗨Yash，使用report_route_status命令获取上述路由状态报告详细信息。 嗨萨蒂什，我在设计中没有使用TEMAC核心。 我正在设计一个自定义逻辑，它接收数据包并交换源和目标MAC地址，并通过RGMII Tx线返回。 为此，我需要8位GMII接口。 因此，我准备了RGMII到GMII转换模块。最初，我刚刚在输入的Rx时钟上引入了90度相移，并使用IDDR（same_edge_pipelined）将DDR转换为SDR数据。 这给了我8位GMII数据。这个逻辑工作正常，但有时候观察到有些位没有正确接收。要解决它，我想使用IDELAY＆amp; IDELAYCTRL原语。 直到我没有使用IDELAY原语我能够生成位文件没有任何问题。 感谢大家的回复。 |
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谢谢大家快速回复。
我发现了这个问题 在RGMII接收时钟路径中，我使用的是BUFIO和BUFR原语。 在我的代码中，我正在使用流水线寄存器注册IDDR输出。 因为我使用BUFIO输出时钟代替BUFR输出时钟而不是BUFR输出时钟，所以在路由阶段它失败了。 将BUFR输出时钟连接到这些管线寄存器后，我能够生成位文件。 再次感谢所有人。 |
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嗨@sprasadarao，
感谢您提供答案，它可能有助于其他人解决类似的问题。 请通过标记已接受的解决方案来关闭此线程，以便其他用户可以直接查看解决方案。 谢谢， 佳日 |
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只有小组成员才能发言，加入小组>>
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