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嗨，
在我的设计中将Clock引脚连接到BUFG时出现以下错误 器件为xc7a200tffg1156，引脚编号为P29，是时钟引脚。 解决这个问题应该有什么限制？ [放置30-574] IO引脚和BUFG之间的布线布局不佳。 如果此子设计可接受此子优化条件，则可以使用.xdc文件中的CLOCK_DEDICATED_ROUTE约束将此消息降级为WARNING。 但是，强烈建议不要使用此覆盖。 这些示例可以直接在.xdc文件中使用，以覆盖此时钟规则。 F_CLOCK_50M_IBUF_inst（IBUF.O）被锁定到IOB_X0Y175并且CLK_50M（BUFG.I）由clockplacer临时放置在BUFGCTRL_X0Y31上 
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2个回答
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嗨@ bhavyak，
请访问http://www.xilinx.com/support/answers/64452.html 谢谢，Arpan 谢谢，Arpan ----------------------------------------------- - - - - - - - - - - - - - - - - - - - - - - - -请注意- 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。感谢Kudos .-------------------- -------------------------------------------------- ------------------------ |
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你好@ bhavyak
P29是n型MRCC引脚。 对于单端时钟，您需要使用p型MRCC / SRCC引脚。 只有p型引脚才能访问专用的布线资源。 请使用P28，它是p型时钟引脚。 |
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