1
完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
大家好,
在我的项目中,我有差分时钟输入。 当我实现我的设计时,我打开了实现的文件。 我已经习惯了 I / O端口planninn菜单栏和从那里分配的引脚号和类型。 另一方面,时钟输入仅显示为一个输入,clk_p是输入,clk_n是负差分对。 我已经分配了一个引脚,通常在约束文件中只有一个输入引脚。 我认为时钟限制必须像这样 #create_clock -name clock_in -period 5 [get_ports clk_in1_p] #set_property LOC AD11 [get_ports clk_in1_n] #set_property IOSTANDARD DIFF_SSTL15 [get_ports clk_in1_n] #set_property LOC AD12 [get_ports clk_in1_p] #set_property IOSTANDARD DIFF_SSTL15 [get_ports clk_in1_p] 还有任何期间分配。 这是什么意思? 这个差分时钟是200 MHZ。 如果有任何分配确实适用于此固定频率。 我添加了I / O规划和约束文件 |
|
相关推荐
1个回答
|
|
你只需要将P输入约束为差分对的时钟频率,
假设中的n, 这有帮助 http://www.xilinx.com/video/hardware/creating-basic-clock-constraints.html |
|
|
|
只有小组成员才能发言,加入小组>>
2420 浏览 7 评论
2823 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办?
2294 浏览 9 评论
3374 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区?
2461 浏览 15 评论
有输入,但是LVDS_25的FPGA内部接收不到数据,为什么?
1162浏览 1评论
请问vc707的电源线是如何连接的,我这边可能出现了缺失元件的情况导致无法供电
585浏览 1评论
求一块XILINX开发板KC705,VC707,KC105和KCU1500
451浏览 1评论
2005浏览 0评论
729浏览 0评论
小黑屋| 手机版| Archiver| 德赢Vwin官网 ( 湘ICP备2023018690号 )
GMT+8, 2024-12-23 09:28 , Processed in 1.241334 second(s), Total 76, Slave 60 queries .
Powered by 德赢Vwin官网 网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
德赢Vwin官网 观察
版权所有 © 湖南华秋数字科技有限公司
德赢Vwin官网 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191 工商网监 湘ICP备2023018690号