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嗨，大家好，
我试图从我的VC707上的差分系统时钟生成一个单端时钟信号。 我使用Vivado，但我用VHDL编程。 我发现我应该使用IBUFGDS来生成时钟，但我没有得到任何信号。 也许有人可以帮助我!!! 我使用的代码如下： 实体CLOCK是端口（clk_n，clk_p：在std_logic中; USER_SMA_GPIO_P：输出std_logic）;结束时钟; 建筑行为CLOCK是 signal clk：std_logic; 组件IBUFGDS是通用的（IOSTANDARD：string：=“LVDS”）; port（O：out std_logic; I：在std_logic中; IB：在std_logic中）; 最终组件; 开始IBUFGDS_inst：IBUFGDS通用映射（ - DIFF_TERM => TRUE， - 差分终端IOSTANDARD =>“LVDS_25”）端口映射（O => clk， - 时钟缓冲输出I => clk_p， - Diff_p时钟缓冲输入（ 连接到顶级端口）IB => clk_n - Diff_n时钟缓冲输入（连接到顶级端口））; USER_SMA_GPIO_P 
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9个回答
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@ xi98pisa你只需要添加ODDR并转发时钟，这个例子已经在上面的帖子中提供了。
-Pratham ------------------------------------------------ ----------------------------------------------请注意 - 请 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢K- -------------------------------------------------- ----------------------- 在原帖中查看解决方案 |
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嗨@ xi98pisa，
VC707上的SYSCLK不是LVDS。 不要在RTL代码中指定IOSTANDARD，使用XDC约束就足够了。 您的约束应如下所示： set_property VCCAUX_IO DONTCARE [get_ports {clk_p}] set_property IOSTANDARD DIFF_SSTL15 [get_ports {clk_p}] set_property LOC E19 [get_ports {clk_p}] set_property VCCAUX_IO DONTCARE [get_ports {clk_n}] set_property IOSTANDARD DIFF_SSTL15 [get_ports {clk_n}] set_property LOC E18 [get_ports {clk_n}] 希望对你有所帮助。 最好的祝福， |
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我想你需要指定'DIFF_SSTL15'。
以下是来自我的VHDL和XDL文件的剪辑...... - - 200MHz差分输入时钟 - clk200_input_buffer：IBUFGDS 端口映射（I => clk200_p， IB => clk200_n， O => clk200）; ＃ ＃200MHz差分时钟（SYSCLK） ＃---------------------------------- ＃ set_property PACKAGE_PIN E19 [get_ports clk200_p] set_property PACKAGE_PIN E18 [get_ports clk200_n] set_property IOSTANDARD DIFF_SSTL15 [get_ports clk200_p] set_property IOSTANDARD DIFF_SSTL15 [get_ports clk200_n] ＃ Ken Chapman英国Xilinx主要工程师 |
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谢谢你的回答，但它仍然是最好的工作。
我可以构建一个比特流并在我的VC707上运行它但我在myUSER_SMA_GPIO上没有输出。 我不知道问题出在哪里...... 有人可以给我一个完整的示例代码吗？ 我试图让这件事完成一周。 提前致谢 |
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@ xi98pisa你可以在这里发布你实现的Schematic截图
-------------------------------------------------- -------------------------------------------------- ----------------没有一个愚蠢的问题。 随意问，但快速搜索，以确保它还没有得到解答。 保持对话，获得Kudos和Accept Solution。 -------------------------------------------------- -------------------------------------------------- ------------------- |
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@ xi98pisa使用ODDR在USER_SMA_GPIO上转发时钟
示例代码 IBUFGDS＃（。DIFF_TERM（“TRUE”）,. IOSTANDARD（“LVDS”））u_clk156 （.I（USER_CLOCK_P）,. IB（USER_CLOCK_N）,. O（userclock））; BUFG ck156（.I（userclock）,. O（CLK156））; //使用ODDR触发器清理时钟，以获得最佳占空比时钟输出 ODDR u10（.D1（1'b1），。D2（1'b0）,. CE（1'b1）,. C（CLK156）,. Q（MYCLK））; 这对于您来说是可选的单端时钟 //使用LVDS输出缓冲区为SFP测试创建GTH REFCLK OBUFDS u11（.I（MYCLK）,. O（USER_SMA_CLOCK_P）,. OB（USER_SMA_CLOCK_N））; -Pratham ------------------------------------------------ ----------------------------------------------请注意 - 请 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢K- -------------------------------------------------- ----------------------- |
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这是我的整个代码：
设计文件： 约束文件： 我可以构建一个比特流并在我的VC707上运行它，但我没有得到任何输出。 如果有人在VHDL中得到一个带有输出（时钟本身或任何时钟依赖）的整个时钟生成的例子会很棒。 插头和插头 玩例子会很棒。 |
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原理图：
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@ xi98pisa你只需要添加ODDR并转发时钟，这个例子已经在上面的帖子中提供了。
-Pratham ------------------------------------------------ ----------------------------------------------请注意 - 请 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢K- -------------------------------------------------- ----------------------- |
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只有小组成员才能发言，加入小组>>
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