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我正在使用planahead 14.4在VC707上添加7系列MIG（IP版本1.07a）。当我使用第一个具有200MHz振荡器输入的时钟发生器驱动MIG时，我的设计可以完全路由，我尝试使用100MHz
系统时钟和200MHz系统时钟，它们都还可以。但是当我想使用160MHz作为系统时钟时，我无法创建一个具有200MHz输入和640MHz，160MHz输出的时钟发生器，所以我使用两个时钟 发电机产生这些频率而不是驱动MIG。 我的设计现在变得没有了！ 但是我的总利用率变化很低，只有20％。我不知道会发生什么情况会导致这条未被发布的消息？顺便说一下，我选择了“-x”选项忽略时间约束时合成和实现。 
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8个回答
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你好@ eggmilkttl
检查原理图，看看是否在通过设计的CLKOUT上插入了任何缓冲区，如BUFG，并且在设计失败时不存在。 谢谢，迪皮卡.---------------------------------------------- ---------------------------------------------- Google之前的问题 张贴。 如果某人的帖子回答了您的问题，请将帖子标记为“接受为解决方案”。 如果你看到一个特别好的和信息丰富的帖子，考虑给它Kudos（左边的明星） |
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这些输出频率具有相同的设置，时钟组PLLE0，缓冲区= FALSE。谢谢！
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因此，路由由时序约束驱动。
如果你忽略了你所说的时序约束，那么路由可能会受到影响，因为改变是设计，即有2个时钟发生器，而不是1.请指出没有路由的确切网络，以便它应该更容易 指出问题。 谢谢，AnirudhPS：请将此标记作为答案，以防它有助于解决您的问题。如果帖子引导您找到解决方案，请给予赞誉。 |
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你好@ eggmilkttl
你能上传工作失败的设计的NCD和PCF文件吗？ 谢谢，迪皮卡.---------------------------------------------- ---------------------------------------------- Google之前的问题 张贴。 如果某人的帖子回答了您的问题，请将帖子标记为“接受为解决方案”。 如果你看到一个特别好的和信息丰富的帖子，考虑给它Kudos（左边的明星） |
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Sry，您刚刚加载的图片，我可以看到未布线的网络。
clock_generator_1是第一个时钟发生器还是级联发生器？你应该在时钟发生器的输出端有一个BUFG。正如工具所说，在FPGA编辑器中打开，以便更清楚地了解故障路径。 谢谢，AnirudhPS：请将此标记作为答案，以防它有助于解决您的问题。如果帖子引导您找到解决方案，请给予赞誉。 |
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这是我的文件。
我使用XPS 14.4构建这些设计并遇到了相同的情况。我认为这不是关于工具的。谢谢你们所有人给我有用的信息，我已经尝试在第一个时钟的输出上使用BUFG，但仍然在同一个案例中 我希望你能给我更多关于这些文件的建议。谢谢！ failed_files.rar 23 KB okay_files.rar 21 KB |
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你好@ eggmilkttl
我没有在附件中看到NCD和PCF文件。 谢谢，迪皮卡.---------------------------------------------- ---------------------------------------------- Google之前的问题 张贴。 如果某人的帖子回答了您的问题，请将帖子标记为“接受为解决方案”。 如果你看到一个特别好的和信息丰富的帖子，考虑给它Kudos（左边的明星） |
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https://drive.google.com/folderview?id=0By0sB_fmRi6WYmpuczgyMHQ5R1E&usp=sharing我把它们放在这里，谢谢！
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