1
完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
嗨,我有一个本地24Mhz clk馈入FPGA MRCC PIN,然后实例MMCM做clk合成2时钟输出。
我将输出驱动设置为mmcm而没有缓冲区(因为我不想要bufg级联),并将clkfb_out direct与clkfb_in连接,将两个输出连接到BUFGMUX。 我想知道MMCM输出时钟使用什么样的时钟路由资源。 所以我检查了实施的设计,发现,延迟是190ps..i不了解路由节点? 我认为它仍然使用水平路由资源。 但为什么它会延迟这么多。 |
|
相关推荐
1个回答
|
|
添加路由节点信息
|
|
|
|
只有小组成员才能发言,加入小组>>
2432 浏览 7 评论
2831 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办?
2300 浏览 9 评论
3379 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区?
2471 浏览 15 评论
有输入,但是LVDS_25的FPGA内部接收不到数据,为什么?
1427浏览 1评论
请问vc707的电源线是如何连接的,我这边可能出现了缺失元件的情况导致无法供电
597浏览 1评论
求一块XILINX开发板KC705,VC707,KC105和KCU1500
463浏览 1评论
2016浏览 0评论
739浏览 0评论
小黑屋| 手机版| Archiver| 德赢Vwin官网 ( 湘ICP备2023018690号 )
GMT+8, 2024-12-31 00:17 , Processed in 1.550221 second(s), Total 49, Slave 41 queries .
Powered by 德赢Vwin官网 网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
德赢Vwin官网 观察
版权所有 © 湖南华秋数字科技有限公司
德赢Vwin官网 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191 工商网监 湘ICP备2023018690号