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戴夫，
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谢谢你的链接。
它们有一个快速的DDR DAC，但这将是输出，而不是输入。 它们的DDR ADC为250 MSPS，因此为125MHZ时钟。 我认为这可以通过静态计时来完成，这可能不是我想要的。 我正在寻找一个例子，有人使用SelectIO和动态时序调整来以全额定数据速度捕获数据。 （或至少接近满满。） 我已经看到了关于如何执行此操作的概念性描述，例如使用PLL来精确调整时钟延迟。 我正在描绘一种方案，我使用PLL调整时钟延迟并观察帧信号转换。 凭借360度的相位可调性，我应该能够完全看到一个过渡移动。 通过注意转换首次发生时的相位，并且最后一次发生在给定位并将相位设置为两者的中间，我应该能够优化时序。 这类似于正在使用的方案还是我在错误的轨道上？ 谢谢 |
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我几乎使用了你描述的方法。
一些说明： 每个VCO周期的精细相位步数是固定的。 这意味着MMCM输出时钟每个周期的步数取决于输出分频器。 MMCM确认精细阶段步骤的时间是固定的。 这意味着您可以忽略ACK信号，并且每N个时钟周期提供一次增量。 我好像记得用16代表N. 用于状态机的时钟递增（和递减）阶段不需要与您正在调整的时钟相关。 我似乎记得这个时钟的最大频率为200 MHz，请查看数据表。 使用精细相位延迟，相位在360度回绕到0，因此无需重置或备份相位。 在我的设计中，我通过两个完整的循环运行阶段，这使我能够轻松找到最大的数据“眼睛”，即使它包裹0度。 我只使用相位增量。 当完整的360度x 2完成后，我继续将相位增加到找到的最佳“眼睛”的中心。 如果您的源可以在扫描期间输出标准模式，则此过程最简单。 如果我没弄错的话，你的ADC有能力做到这一点。 在我的设计中，我使用的是一个图像传感器，它具有交替所有零和全零的测试模式。 - Gabor |
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2020-8-14 09:40:19
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过度简化，但我想你会明白的。
1.配置FPGA后，将ADC置于模式模式。 2.控制ideIO的ideIO（必要时进行取景）。 3.查看哪些延迟导致良好的数据。 选择那个“良好”延迟范围的中心。 必要时，通过XADC表征必要的延迟偏移，通过XADC监控温度，并动态更改分接头数。 6.无论如何，在所需的温度范围内进行测试。 我们开发了非常相似的3到4次，而不需要使用XADC方法。 我不能放弃这个设计，但请告诉我，如果这是你想要的专业帮助。 或者，在虚拟项目中生成MIG，例如， 对于7系列开发卡。请查看源代码中的读/写调平控制器。 但是，您必须将这个想法调整到您的应用程序中，但这种方法可以用于研究。 ***我们中的许多人都是FPGA爱好者，而不是Xilinx员工。 如果您获得帮助并给予荣誉（明星），您将来可能会继续获得帮助。 如果您有解决方案，请将其标记为解决方案。*** |
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只有小组成员才能发言，加入小组>>
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