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亲爱的大家，
我正在使用XST合成工具开发VC707评估板和Xilinx ISE 14.4。 来自ADC的数据将连接IBUF，然后是IODELAY，最后是IDDR。 因为我想调整IODELAY的延迟值，所以我使用chipcope从IODELAY输出中捕获数据，以查看我的调整是否正确，但在地点和路线上是否失败。 该报告显示“路由器已检测到一个或多个连接的不可路由情况。”，“设计未完全路由”。 我还将IODELAY输出连接到FD，然后连接到I / O端口，并使用chipsope捕获该I / O端口的数据，但它仍然失败。 我知道IODELAY会优化到寄存器，因此无法直接捕获。 有没有什么方法可以捕获这个信号？ 或者它只是不可能？ 谢谢你的帮助！ 最好的祝福！ 
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4个回答
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IDELAY的输出只能转到IDDR。
通过尝试在网络上插入chipcope ILA，您尝试从IDELAY的输出连接到结构资源（因为芯片内窥镜ILA在FPGA结构中实现）。 此连接是非法的，这就是为什么您收到有关它无法路由的错误。 这也毫无意义。 IDELAY增加了输入引脚的延迟。 这允许您相对于对输入进行采样的事物移动数据眼图。 在“正常”情况下，对输入进行采样的是IDDR或IOB触发器。 如果您的ILA连接到IDELAY输出（假设这是合法的），您现在将有两件事情对数据进行采样; IDDR和筹码镜ILA中的触发器。 由于这些是芯片的两个不同部分中的两个不同资源，每个部分具有不同的路由，因此ILA中发生的采样与IDDR中发生的采样几乎没有关系。 “正确”的解决方案是将ILA连接到IDDR的输出。 这将允许您监视IDDR如何使用IDELAY中指定的延迟对输入信号进行采样。 Avrum 在原帖中查看解决方案 |
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你好
这是不可能的，因为您无法将IDDR或IODELAY信号路由到结构以点击它们。 问候，萨蒂什----------------------------------------------- --- --------------------------------------------请注意 - 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用的帖子。感谢.-- ---------------------------- --------------------- ---------------------- |
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IDELAY的输出只能转到IDDR。
通过尝试在网络上插入chipcope ILA，您尝试从IDELAY的输出连接到结构资源（因为芯片内窥镜ILA在FPGA结构中实现）。 此连接是非法的，这就是为什么您收到有关它无法路由的错误。 这也毫无意义。 IDELAY增加了输入引脚的延迟。 这允许您相对于对输入进行采样的事物移动数据眼图。 在“正常”情况下，对输入进行采样的是IDDR或IOB触发器。 如果您的ILA连接到IDELAY输出（假设这是合法的），您现在将有两件事情对数据进行采样; IDDR和筹码镜ILA中的触发器。 由于这些是芯片的两个不同部分中的两个不同资源，每个部分具有不同的路由，因此ILA中发生的采样与IDDR中发生的采样几乎没有关系。 “正确”的解决方案是将ILA连接到IDDR的输出。 这将允许您监视IDDR如何使用IDELAY中指定的延迟对输入信号进行采样。 Avrum |
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嗨，@ yenigaland @ avrumw
你的所有回复对我都有用！ 感谢您的回复！ 现在，我知道为什么我无法捕获那个信号。 我将使用avrumw的建议将ILA连接到IDDR的输出以观察数据。 最好的祝福！ |
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只有小组成员才能发言，加入小组>>
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