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嗨,
我的设计通常没有时间问题,但在特定的PC上有无数的路径(WNS -2.756,TNS-15,531.865 ......)。 许多路径甚至在我在XDC文件中声明异步的时钟组之间(我在消息日志中看到正在读取XDC文件)。 在所有其他PC上,完全相同的设计没有任何问题。 在不同的文件夹中重新创建项目没有帮助,而如果在不同的PC上以完全相同的方式重新创建项目则没有问题。 我认为这是在我错误地在臭名昭着的PC上的设计拓扑W7和W8(SMA_MGT_REFCLK_N和SMA_MGT_REFCLK_P)中分配端口之后开始发生的,这当然在实现期间导致错误。 在将端口重新分配给其他引脚后,没有实现错误,但是时序问题已经开始。 知道什么可能是错的吗? 谢谢! |
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3个回答
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更改PC不应影响实施结果,尤其是时序结果。
请重新添加设计文件,然后重试并查看计时错误在PC中是否可重现/不可重现。 每当你移动设计时,尝试从scrach重新生成所有核心,然后尝试.Furthehr PC中的操作系统失败了什么?如果没有任何帮助,你仍然有这些问题,请粘贴你的设计,时间报告来自 这两台PC都可以在本地检查。 谢谢,AnirudhPS:请将此标记作为答案,以防它有助于解决您的问题。如果帖子引导您找到解决方案,请给予赞誉。 在原帖中查看解决方案 |
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更改PC不应影响实施结果,尤其是时序结果。
请重新添加设计文件,然后重试并查看计时错误在PC中是否可重现/不可重现。 每当你移动设计时,尝试从scrach重新生成所有核心,然后尝试.Furthehr PC中的操作系统失败了什么?如果没有任何帮助,你仍然有这些问题,请粘贴你的设计,时间报告来自 这两台PC都可以在本地检查。 谢谢,AnirudhPS:请将此标记作为答案,以防它有助于解决您的问题。如果帖子引导您找到解决方案,请给予赞誉。 |
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嗨,
如果设计/工具版本/约束和工具设置一致,则时序/实施结果不应该不同。 您可以使用相同的约束和相同的工具设置重新运行相同的设计。如果再次出现问题,那么第一步是比较综合和实施日志。 检查每个阶段的校验和值,第一次更改的值(不匹配)是不同行为的根本原因。 我希望日志可以让你清楚地知道出了什么问题。 如果您无法找到差异,请发布更多详细信息/日志/项目。 谢谢,佳日 |
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只有小组成员才能发言,加入小组>>
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