错误生成差分信号的解决办法？

嗨....我正在使用XC7A200T***g484板来研究。当我使用OBUFDS缓冲功能生成差分信号时，Vivado有一个警告：
警告：[Labtools 27-3123]在用户扫描链1或3处未检测到调试集线器核心。解决方案：1。确保连接到调试集线器（dbg_hub）内核的时钟是自由运行时钟且处于活动状态OR2。
使用-e“set xsdb-user-bscan”手动启动hw_server以检测用户扫描链2或4处的调试集线器。要确定用户扫描链设置，请打开已实现的设计并使用：get_property C_USER_SCAN_CHAIN [get_debug_cores dbg_hub]。
这个程序成功下载到 FPGA中，但FPGA的差分引脚没有信号。
如何解决这个问题？谢谢....
我的xdc文件是：
set_property IOSTANDARD LVCMOS25 [get_ports {out [0]}] set_property IOSTANDARD LVCMOS25 [get_ports {out [1]}] set_property IOSTANDARD LVDS_25 [get_ports {out_p}] set_property IOSTANDARD LVDS_25 [get_ports {out_n}] set_property IOSTANDARD LVCMOS25 [get_ports {out [
2]}]
set_property PACKAGE_PIN V8 [get_ports {out [0]}] set_property PACKAGE_PIN V7 [get_ports {out [1]}] set_property PACKAGE_PIN J14 [get_ports {out_p}] set_property PACKAGE_PIN A14 [get_ports {out_n}] set_property PACKAGE_PIN Y8 [get_ports {out [
2]}] set_property IOSTANDARD LVCMOS25 [get_ports clk] set_property PACKAGE_PIN R4 [get_ports clk] create_clock -period 10.000 -name clk -waveform {0.000 5.000} [get_ports clk] set_property IOSTANDARD LVCMOS25 [get_ports reset] set_property PACKAGE_PIN G4 [get_ports reset]
set_property CFGBVS VCCO [current_design] set_property CONFIG_VOLTAGE 3.3 [current_design] set_property BITSTREAM.GENERAL.COMPRESS true [current_design] set_property BITSTREAM.CONFIG.CONFIGRATE 50 [current_design] set_property BITSTREAM.CONFIG.SPI_BUSWIDTH 4 [current_design] set_property BITSTREAM.CONFIG.SPI_FALL_EDGE是[
current_design]