完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
德赢Vwin官网
论坛|
你好，
我正在使用Artix 7 FPGA .. 有一个sys_clock_p和sys_clock_n（差分时钟），进入MGT时钟引脚，进入我的fpga。 我需要的是从这个差分时钟中获取单端时钟，并将其用于我的其余逻辑状态，如状态机。 我使用了IBUFDS_GTE2，这是我的连接。 端口映射（I => sys_clock_p，IB => sys_clock_n，CEB =>'0'，O => ref_clk_se，ODiv2 => OPEN）; 我的问题是，Say If now，将ref_clk_se路由到我的fpga的测试点或任何输出空闲引脚，我能够探测并观察时钟吗？.... 谢谢， 马诺 
0
|
|
相关推荐
3个回答
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
你提到你想使用单端。
对于某些GT时钟频率，某些单端IO标准可能太慢。 此外，您应该使用ODDR原语输出时钟。 -------------------------------------------------- --------------------------不要忘记回复，不要接受作为解决方案----------- -------------------------------------------------- --------------- |
|
|
|
|
只有小组成员才能发言，加入小组>>
2420 浏览 7 评论
2823 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2294 浏览 9 评论
3374 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2461 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
1166浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
585浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
451浏览 1评论
2005浏览 0评论
729浏览 0评论
/6 
关注我们的微信
下载发烧友APP
德赢Vwin官网 观察
版权所有 © 湖南华秋数字科技有限公司
德赢Vwin官网 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
1523
评论
淘帖
1375
