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3天内不再提示
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我无法在IO BANK 35上选择IO标准LVDS_25。我最终得到的消息是：
[放置30-69]实例esign_1_i / myip_full_master_1 / inst / myip_full_master_v1_0_M00_AXI_inst / Master_Adc_Interface_inst / ADC_9271_INT_inst / IBUFDS_instclk（IBUFDS）在IO布局后未放置 请参阅我附带的SOC zynq design pdf。 我将（* iobuffer_type =“none”*）包含在包装器verilog文件的LVDS输入中，如附加的pdf文件的图2所示。在自定义IP verilog中，我有实例化的LVDS差分对的IBUFDS实例 。 无论我做什么，在块设计的顶层，当我合成并打开合成原理图时，我在LVDS差分对信号上看到单端IBUF I / O. 见附件pdf的图4。 还有其他人遇到过Xilianx vivado 2016.3的这些问题吗？ 谢谢！ place_30-69_errors.pdf 753 KB 
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4个回答
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我想出了我的问题。
BANK 35可以选择LVDS。 当我创建主自定义IP时，我将外部LVDS信号添加到顶级包装器verilog文件中，但我忘了在其中的AXI实例化块中添加。 问题现在解决了。 谢谢你的帮助。 在原帖中查看解决方案 |
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请按照以下slectIO用户指南关注银行规则
http://www.xilinx.com/support/documentation/user_guides/ug471_7Series_SelectIO.pdf _______________________________________________如果有助于解决您的查询，请将此帖子标记为“接受为解决方案”。 因此，它将有助于其他论坛用户直接参考答案。如果您认为该信息有用且面向答复，请给予此帖子称赞。 |
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喜@ aynilian，
请交叉检查AXI和ADC之间的连接，一旦重新运行axi到adc互连文件的唯一设计文件可能我们可以看到一些DRC错误，我怀疑可能有一些DRC违规因此它无法放置期间 PAR。 问候 S.chandra sekhar |
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我想出了我的问题。
BANK 35可以选择LVDS。 当我创建主自定义IP时，我将外部LVDS信号添加到顶级包装器verilog文件中，但我忘了在其中的AXI实例化块中添加。 问题现在解决了。 谢谢你的帮助。 |
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