请问QuartusII如何新建工程？

1354 QuartusII

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2020-11-18 06:16:21　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × ChristineGu 该类别下有 16 个回答。邀请回答 HengDu 该类别下有 16 个回答。邀请回答 heks 该类别下有 16 个回答。邀请回答 dfasda 该类别下有 15 个回答。邀请回答 nhonglan 该类别下有 15 个回答。邀请回答 yonglanzhang 该类别下有 15 个回答。邀请回答杀狼000 该类别下有 14 个回答。邀请回答 wenminglang 该类别下有 14 个回答。邀请回答 C880U 该类别下有 14 个回答。邀请回答 jhdfvs 该类别下有 14 个回答。邀请回答 chm5 该类别下有 14 个回答。邀请回答 muwersddg 该类别下有 14 个回答。邀请回答 a732538 该类别下有 13 个回答。邀请回答 hrtuoyu 该类别下有 13 个回答。邀请回答 hfgdzc 该类别下有 13 个回答。邀请回答 thyysbk 该类别下有 13 个回答。邀请回答凡人wlj 该类别下有 13 个回答。邀请回答 kszdj113 该类别下有 13 个回答。邀请回答飞雪9366 该类别下有 13 个回答。邀请回答 billbian 该类别下有 13 个回答。邀请回答举报张红玲相关推荐 • 请问STM32如何新建工程？ 1052 • STM32 CubeMX如何新建工程？ 757 • 如何新建工程？如何设置下载程序？ 1049 • 请问flash Programmer新建工程链接不成功是为什么？ 1496 • source insight4.0新建工程找不到文件 10358 • 请问单片机HC32F003如何新建工程？ 809 • 瑞萨官网评估版CubeSuite+编译新建工程报错 4394 • 求大神告知proteus8新建工程 4703 • stm32如何新建工程项目 2249 • 如何用keil软件新建工程、点亮一盏小灯？ 1445 2个回答

答案对人有帮助，有参考价值 0 1，File->New Project Wizard->弹出如下界面： -2，点击Next，弹出如下图所示对话框： -设置工程路径、工程名、顶层实体名，在这里注意工程名要和实体名保持一致，以免编译时出错。 -3,设置完成后点击Next，弹出Add Files对话框，如图： -如果没有文件需要添加，直接点击Next，如图： - 根据自己的需要设置好芯片系列、参数，然后选择正确的的芯片型号。 -4，点击Next，进入EDA Tool Settings对话框，如下图： -如果后续需要仿真或者需要使用第三方工具可以在这里设置 -5，点击Next，进入Summary界面，如图： -此界面是关于新建立的工程详细信息报表，单击Finish完成。 - File->New，选择 Design Files 下拉列表下的 Verilog HDL Files 选项，点击 OK，界面如下： - 输入要编写的程序，注意：顶层实体名要和工程名一致。如下图： - 点击保存按钮，保存到工程目录下。 - Processing->start->Analysis&Synthesis（分析综合），如下图： - 分配管脚及一些其它设置（这里只介绍常用设置，有兴趣的同学可以查阅 Altera 相关文档） Assignments->device，弹出如图所示对话框： - 按照图示进行设置。注意：本开发板按 3.3V-LVTTL 电平进行设计 - Start->Compilation 进行编译，如下图： - 完成后可进行下载或仿真。

2020-11-18 15:27:12 评论举报朱燕媚

答案对人有帮助，有参考价值 0 　示例代码：　　01module led_prj（　　02input nrst，　　03input clk，　　04output ［3:0］ led 　　05）; 　　06reg ［24:0］ counter; 　　07reg clk2; 　　08reg ［3:0］ led_reg; 　　09assign led = ~led_reg; 　　10always@（posedge clk or negedge nrst） begin 　　11if（！nrst） begin 　　12counter 《= 0; 　　13clk2 《= 0; 　　14end 　　15else if （counter == 25000000） begin 　　16counter 《= 0; 　　17clk2《 = ~clk2; 　　18end 　　19else 　　20counter 《= counter + 25‘d1; 　　21end 　　22always@（posedge clk2 or negedge nrst） begin 　　23if（！nrst）　　24led_reg 《= 4’d0; 　　25else 　　26led_reg 《= led_reg +4‘d1; 　　27end 　　28endmodule

2020-11-18 15:27:53 评论举报张虎豹