高层次综合工作的基本流程

　　3、分析和优化
　　电路的规模和运行时间存在权衡关系，所以产生最优化的RTL描述需要开发者提供大致的优化方针，甚至是明确的优化仿真。
　　因此Xilinx的高层综合工具提供了一系列性能评估的功能和向编译器指向优化方式的途径。针对行为描述进行行为综合，可以获取如下多种性能指标：
　　•面积（电路规模）：根据资源实施设计所需的硬件资源量
　　在FPGA中可用，包括查找表（LUT），寄存器，Block RAM和DSP48。
　　•延迟：函数计算所有输出值所需的时钟周期数。
　　•初始化间隔（II）：函数可以接受新输入数据之前的时钟周期数。
　　•循环迭代延迟：完成循环的一次迭代所需的时钟周期数。
　　•循环启动间隔：下一次循环迭代开始处理数据之前的时钟周期数。
　　•循环延迟：执行循环所有迭代的循环数。
　　这些性能指标的行为综合结果都会在HLS工具的报告中指出，开发者需要找出性能瓶颈或者性能过剩的部分。针对循环的优化方式由流水线（pipeline）或展开（unroll）。 此外还有指示运算器的并行或共享，指示数组的拆分（partition）和访问调度，指示功能函数的内联（inline）等等。这些优化指令相互作用，需要从全局出发确定优化指令。
　　当进行详细的优化指令也无法达到预期的指标时，就需要考虑代码本身的优化。这就需要开发者在设计模块（函数、循环等）时灵活运用并行、流水线等架构，并在充分理解行为综合机制的基础上编写更容易生成高效硬件行为描述的代码。
　　4、接口连接
　　行为描述后的模块需再和其他模块群整合，所以就过渡到考虑如何设计端口类型与其他IP进行实例化连接了。
　　在RTL设计中，数据通过端口进出IP，这些端口可以使用固特定的IP接口协议（AXI-Master/ AXI-lite）来进行操作。 进出IP的每一条数据，都应该将其指定为主源文件中的一个独立函数实参。该函数实参将会被综合为硬件RTL中的一个端口。
　　数据端口的类型大概分为以下三个大类：
　　1、直接读写数据值的寄存器式
　　2、按照队列收发数据的数据流式
　　3、指定地址进行读写的内存总线模式
　　不同接口能够为不同设计提供最优性能，比如数据流接口更适合于数据驱动型应用，为了更高效地传输数据经常在发送和接收双方之间插入FIFO缓冲器。这样的使用规则为FPGA硬件开发者所熟知，软件开发者仍需要深入理解。
　　下表为Vivado Design Flow 下的接口类型已经变量类型的关系。 其中标量，数组，指针和hls数据流格式对应的默认接口模式标注为D，支持的接口标注为1，不支持的接口标注为3， ，是一个重要的设计参考表格。
　　

　　本章节通过揭示HLS工作的基本概念让大家对技术有了宏观上的理解。这一份宏观上的理解虽然浅显易懂，但是它将基于CPU的架构的软件程序与在高层次综合这项技术上行为描述语言做出了明显的区分。赛灵思的HLS官方手册中，对文中提到了端口协议，优化指令，数据类型等都有非常详细的解释。本系列以后的文章将适合HLS加速的应用场景出发，重点讲解数据传输的架构优化以及如何编写高效的硬件描述C代码。
　　写在最后：
　　“为现场可编程门阵列的高层次综合建立的算法基础”曾获IEEE计算机分会年度技术成就奖的丛京生教授在ASPDAC 会议上对高层次综合技术未来的展望：
　　一个性能优于CPU的优秀的高层次综合设计的HLS C/C++代码可能会很长，甚至和原始代码相比面目全非。类似这样对于一个软件程序员进行常年的HLS C/C++代码的训练并不是可推广和有效率的模式。但是在可定制计算技术的长河中，科学家和研究者们希望无论软硬件工作人员，都只要经过一些基本优化理论的训练就可以通过写软件代码得到优于通用CPU的设计。这样大家才能广泛体会到可定制计算能够带来的好处。