[问答]

请问时钟输入的抖动问题如何解决？

问答对人有帮助，内容完整，我也想知道答案 0 双环路时钟发生器可清除抖动并提供多个高频输出 0
2021-4-6 07:20:32　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × aaabbb567 该类别下有 7 个回答。邀请回答 dsdfshf 该类别下有 7 个回答。邀请回答 fuwu1245 该类别下有 7 个回答。邀请回答 h1654155275.6823 该类别下有 6 个回答。邀请回答 vyewrewr 该类别下有 6 个回答。邀请回答淡口味妻儿等我看该类别下有 6 个回答。邀请回答 ujsdfweer 该类别下有 6 个回答。邀请回答 vywywerwa 该类别下有 6 个回答。邀请回答 wjwierw 该类别下有 6 个回答。邀请回答 DH9527 该类别下有 5 个回答。邀请回答 LynnQ 该类别下有 5 个回答。邀请回答 xiaolu511 该类别下有 5 个回答。邀请回答 houjunhao33 该类别下有 5 个回答。邀请回答 vrwfwer 该类别下有 5 个回答。邀请回答 dfgsgdg 该类别下有 5 个回答。邀请回答 xiaoxian26 该类别下有 5 个回答。邀请回答 xj1223726587 该类别下有 5 个回答。邀请回答 gua6338 该类别下有 5 个回答。邀请回答 yuxiangxyz 该类别下有 5 个回答。邀请回答 60user101 该类别下有 5 个回答。邀请回答举报庞兴玉相关推荐 • 如何解决STM32按键抖动问题？ 1701 • 机械式继电器闭合抖动问题 5740 • 如何解决DAC8551输出抖动问题？ 3122 • 输入抖动约束是否对PCIe源时钟有效？ 2190 • 请问时钟抖动或结束时钟抖动的最佳方法是什么？ 1542 • 测量时钟缓冲器的附加抖动 2343 • 请问时钟抖动如何处理？ 3441 • 请问ADS131M08外接时钟的话对时钟的精度和抖动都什么要求？ 78 • 影响定时器精度的抖动问题产生的原因是什么 1363 • 求问。51单片机计数器消抖问题 4338 1个回答

答案对人有帮助，有参考价值 0 随着数据转换器的速度和分辨率不断提升，对具有更低相位噪声的更高频率采样时钟源的需求也在不断增长。时钟输入面临的积分相位噪声（抖动）是设计师在设计蜂窝基站、军用雷达系统和要求高速和高性能时钟信号的其他设计时面临的众多性能瓶颈之一。普通系统有多个低频噪声信号，PLL可将其上变频至更高频率，以便为这些器件提供时钟。单个高频PLL可以解决频率转换问题，但很难设计出环路带宽足够低，从而能够滤除高噪声参考影响的PLL。搭载低频高性能VCO/VCXO和低环路带宽的PLL可以清除高噪声参考，但无法提供高频输出。高速和噪声过滤可以通过结合两个PLL同时实现：先是一个低频窄环路带宽器件（用于清除抖动），其后是一个环路带宽较宽的高频器件。有些现代双环路模拟PLL集成于单个芯片之上，允许设计师减少低频参考抖动，同时还能提供高频、低相位噪声输出。这就节省了宝贵的PCB电路板面积，而且允许要求不同频率的多个器件以同一相位对齐源为时钟源。 AD9523、AD9523-1和AD95244时钟发生器（如图1所示）由两个串联模拟PLL构成。第一个PLL （PLL1）清除参考抖动，第二个PLL （PLL2）生成高频相位对齐输出。PLL2也可生成高基频，再以此为基础衍生出各种低频。PLL1使用一个外部低频VCXO和一个部分嵌入式三阶环路滤波器来构成一个PLL，其环路带宽范围为30 Hz至100 Hz。该环路的带宽直接影响将传播至输出的参考输入相位噪声量。 PLL2使用一个内部高速VCO（中心频率为3.8 GHz，AD9523-1 为3 GHz）和一个部分嵌入式三阶环路滤波器，其额定环路带宽约为500 kHz。该内部VCO的带宽和相位噪声会直接影响整体输出的宽带相位噪声。图1：AD9523-1的功能框图许多工程师把双环路PLL当作频率转换器，可减少固定量的参考输入抖动，但更加准确的做法是将其视为低相位噪声频率转换器，其性能受到各个PLL的环路带宽以及VCO/VCXO的相位噪声曲线的影响。 ADIsimCLK仿真工具为确定参考相位噪声对双环路PLL输出相位噪声的影响提供了一种简便的方法。本例使用ADIsimCLK来模拟高噪声参考对AD9523-1整体相位噪声的影响。图2所示为一个仿真122.88 MHz参考输入的典型相位噪声曲线。图2：122.88 MHz时的参考相位噪声曲线 PLL1依赖高性能VCXO和低环路带宽来衰减参考相位噪声，从而允许VCXO的相位噪声占据主导地位。本例采用一个Crystek CVHD-950 VCXO来生成与参考输入相同的输出频率。这幅图直接比较了PLL1 输出端出现的参考相位噪声量。图3对Crystek CVHD-950 VCXO的相位噪声曲线与参考输入相位噪声进行了比较。图3：122.88 MHz时的Crystek CVHD-950相位噪声曲线图4和表1所示为ADIsimCLK配置参数，这些参数用来仿真针对图3所示参考输入和PLL1 VCXO相位噪声曲线， AD9523-1的PLL1输出相位噪声响应情况。表2所示为ADIsimCLK在这些设置下生成的PLL1环路滤波器值。图4：ADIsimCLK v1.5中的AD9523-1配置表1：PLL1配置参数表2：ADIsimCLK产生的 PLL1环路滤波器元件值图5展示的是通过ADIsimCLK生成的PLL1在122.88 MHz条件下的仿真输出（实线），以及高噪声 122.88 MHz参考频率的原始相位噪声曲线（虚线）。请注意，PLL1的输出相位噪声远远低于原始参考输入相位噪声。PLL1的环路带宽会显著衰减参考频率的相位噪声，使VCXO的低相位噪声曲线可以在30 Hz环路滤波器截止频率之后占据主导地位。如果参考相位噪声在全部偏移频率上都在增加，则输出相位噪声将只会随PLL1环路带宽而增加。图5：采用高抖动参考频率的PLL1输出相位噪声图6和图7展示的是AD9523-1 PLL1输出，其相位噪声比图2中的高噪声参考频率分别高出6 dB和12 dB。在频偏约20 kHz以外，PLL1的输出相位噪声由其环路设置和VCXO的性能所主导。因此，由于积分范围始于20 kHz失调，抖动性能只会略微变化，尽管参考输入相位噪声会增加12 dB。这是在设计时使PLL1具备低环路带宽并使用低相位噪声VCXO带来的直接结果。必须使用具有低KVCO的低频、高性能VCXO来形成足够低的PLL1环路带宽，以便实现抖动的清除。图6：采用各种参考频率的PLL1输出相位噪声图7：采用各种参考频率的PLL1输出相位噪声（放大图） PLL1的低相位噪声输出充当PLL2的参考频率，以形成相位对齐、频率更高的输出。PLL2含有一个内部VCO（其中心频率为3 GHz），最高支持1 GHz的输出频率。为了比较高噪声输入参考频率和AD9523系列器件的整体相位噪声，需要在122.88 MHz下考察所得到的相位噪声（FVCO除以24）。注意，PLL2的输出一般用于频率转换或高频输出。表3所示为输入ADIsimCLK的PLL2配置参数。表4所示为ADIsimCLK在这些设置下生成的PLL2环路滤波器值。表3：PLL2配置参数表4：来自ADIsimCLK的PLL2环路滤波器元件值图8和图9对各参考输入相位噪声与通过ADIsimCLK仿真得到的AD9523-1输出相位噪声结果进行了比较。请注意10 kHz和1 MHz之间增加的相位噪声基底。这是因为PLL2的内部VCO相位噪声的关系。图8：采用各种参考频率的PLL2输出相位噪声图9：采用各种参考频率的PLL2输出相位噪声（放大图） PLL2中的内部VCO相位噪声在大约频偏为5 kHz之后足够高，会开始主导器件的总输出相位噪声。在频偏5 kHz区域之后，增加的参考相位噪声对输出相位噪声的影响很小。结论 PLL1的抖动清除功能可以防止多数参考输入相位噪声到达PLL2。高噪声参考输入确实会影响近载波相位噪声（频偏10kHz以下），但器件的总输出抖动是由器件的性能而非参考频率的性能所主导的。对于积分抖动计算值处于12 kHz至20 MHz之间的情况，输出抖动很可能相同，不受输入抖动的影响。真正的性能指标不是声称双环路模拟PLL可以衰减多少抖动，而是它会产生多少抖动。

2021-4-6 14:06:24 评论举报刘勉励