[问答]

设计时钟采样系统时有没有最大限度减少抖动的办法？

问答对人有帮助，内容完整，我也想知道答案 0 设计采样系统时，关于时钟抖动性能如何考虑？抖动对时钟采样系统有何影响？ 0
2021-4-6 06:07:38　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × aaabbb567 该类别下有 7 个回答。邀请回答 dsdfshf 该类别下有 7 个回答。邀请回答 fuwu1245 该类别下有 7 个回答。邀请回答 vywywerwa 该类别下有 6 个回答。邀请回答 wjwierw 该类别下有 6 个回答。邀请回答 h1654155275.6823 该类别下有 6 个回答。邀请回答 vyewrewr 该类别下有 6 个回答。邀请回答 ujsdfweer 该类别下有 6 个回答。邀请回答淡口味妻儿等我看该类别下有 6 个回答。邀请回答 liuqin123 该类别下有 5 个回答。邀请回答 fhewhf 该类别下有 5 个回答。邀请回答 sunbai 该类别下有 5 个回答。邀请回答 mczlk 该类别下有 5 个回答。邀请回答 hfgfsds 该类别下有 5 个回答。邀请回答何必太在意该类别下有 5 个回答。邀请回答奋斗的头发该类别下有 5 个回答。邀请回答 testd011 该类别下有 5 个回答。邀请回答 DAA000 该类别下有 5 个回答。邀请回答松的子子该类别下有 5 个回答。邀请回答 gramsoup 该类别下有 5 个回答。邀请回答举报周杰相关推荐 • 请问怎样去设计时间交叉采样系统？ 876 • 时钟采样系统的抖动性能 2157 • 数据采集系统设计最大的挑战是最大限度地减少噪声影响 1794 • 如何最大限度提高Σ-Δ ADC驱动器的性能 1006 • 如何设计并实现一种高性能中频采样系统? 876 • 如何实现低抖动采样时钟电路的设计？ 1774 • Arduino有没有办法使用I2S和内置ADC？ 232 • 如何最大限度的去实现LTE潜力？ 883 • 最大限度地减小在汽车环境中的EMI，有什么好的实现办法吗？ 1442 • 微控制时钟抖动如何改善？ 1456 1个回答

答案对人有帮助，有参考价值 0 　　作者：Richard Zarr，TI公司　　很多人都知道，抖动（这是时钟边沿不确定性）是不好的现象，其不仅可导致噪声增加，而且还会降低数据转换器的有效位数（ENOB）。　　例如，如果系统需要 100MHz 14（最小值）位的 ENOB，我们就需要抖动小于 80 飞秒的时钟！这可通过假设一个无失真的理想系统进行计算，让 SINAD 和 SNR 数值相等（见公式 2）。　　接下来，使 ENOB 等于 14，我们可在大约 86db 下计算出最小 SNR。将结果带入公式 1，计算出大约为 80fs 的 tJ 值。　　　　公式 1 　　在数字信号处理过程中，采样时钟与处理时钟之间需要有一定关联。也就是说，无论是在十分之一速率下还是在全速率下采样，样片都必须在其速率的倍数下进行处理，而且要相位一致。这就需要一个“主”时钟，其可用来衍生系统中的所有其它时钟。　　您可使用温度补偿晶体振荡器（TCXO）和低相位噪声 PLL 实现这一点，可将主时钟显著增加至更高的频率。然后，您可对该最新高频率时钟进行下分频，以提供都与主时钟相关联的剩余系统时钟。这样，采样时钟以及各种数字处理时钟都相互具有关联性。　　现在有很多时钟解决方案，但很多都需要时钟缓冲器或其它时钟分配方法，其可降低整体抖动性能。您可使用如 LMK03806 等一款器件来克服这个问题，其在同一器件中整合了所有主时钟发生器和时钟分配功能（带驱动器），如图 1 所示。该器件可在 300MHz 下运行的同时，具有不足 50fs 的 RMS 抖动（1.875MHz 至 20MHz）。此外，您还可通过对输出进行编程来支持 LVDS、LVPECL 或 LVCMOS 并对其进行同步，以获得共用上升沿。　　图 1 — LMK03806（具有时钟发生器、时钟分频器和驱动器）的方框图　　图 1 — LMK03806（具有时钟发生器、时钟分频器和驱动器）的方框图　　因此，您下次设计采样系统时，别忘了考虑时钟抖动性能，因为这会影响整体动态范围。

2021-4-6 16:07:05 评论举报周菊