如何在低端FPGA中实现DPA的功能？

2131 DPA FPGA 芯片

问答对人有帮助，内容完整，我也想知道答案 0 在FPGA中，动态相位调整（DPA）主要是实现LVDS接口接收时对时钟和数据通道的相位补偿，以达到正确接收的目的。那么该如何在低端FPGA中实现DPA的功能呢？ 0
2021-4-8 06:47:08　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × HengDu 该类别下有 16 个回答。邀请回答 heks 该类别下有 16 个回答。邀请回答 ChristineGu 该类别下有 16 个回答。邀请回答 nhonglan 该类别下有 15 个回答。邀请回答 yonglanzhang 该类别下有 15 个回答。邀请回答 dfasda 该类别下有 15 个回答。邀请回答 wenminglang 该类别下有 14 个回答。邀请回答 C880U 该类别下有 14 个回答。邀请回答 jhdfvs 该类别下有 14 个回答。邀请回答 chm5 该类别下有 14 个回答。邀请回答 muwersddg 该类别下有 14 个回答。邀请回答杀狼000 该类别下有 14 个回答。邀请回答飞雪9366 该类别下有 13 个回答。邀请回答 billbian 该类别下有 13 个回答。邀请回答 a732538 该类别下有 13 个回答。邀请回答 hrtuoyu 该类别下有 13 个回答。邀请回答 hfgdzc 该类别下有 13 个回答。邀请回答 thyysbk 该类别下有 13 个回答。邀请回答凡人wlj 该类别下有 13 个回答。邀请回答 kszdj113 该类别下有 13 个回答。邀请回答举报宁兴琴相关推荐 • 在STM32U585微控制器中实现的DPA攻击保护是如何工作的？ 306 • 如何利用FPGA实现逻辑芯片的功能故障测试 1905 • 如何在IAR中实现printf函数功能？ 1370 • 什么是CVSD？其算法分析如何在FPGA中实现？ 6330 • 如何在Virtex-7 FPGA中实现动态部分配置 1246 • 如何在FPGA中实现实时时钟或时间和日期计数器 2144 • 如何在没有AXI接口的kintex 7 FPGA中实现以太网？ 1769 • 如何在FPGA中利用低频源同步时钟实现LVDS接收字对齐呢？ 1268 • 如何利用CPLD在一个低端嵌入式系统中实现图像采集功能？ 1098 • 什么是新型FPGA？ 958 1个回答

答案对人有帮助，有参考价值 0 　　在FPGA中，动态相位调整（DPA）主要是实现LVDS接口接收时对时钟和数据通道的相位补偿，以达到正确接收的目的。 ALTERA的高端FPGA，如STRATIX（r）系列中自带有DPA电路，但低端的FPGA，如CYCLONE（r）系列中是没有的。本文主要阐述如何在低端FPGA中实现这个DPA的功能。　　实现架构　　在LVDS输入接收时，时钟和数据的相位可能是不确定的，因此我们需要将时钟的相位作出调整，使得时钟能稳定的采集到输入数据。工作的核心就是用锁相环PLL的相位调整功能，产生若干个时钟的不同相位，看哪些相位能准确的采集到输入数据，然后取窗口中间的一个时钟相位，作为正常工作时的采样时钟。比如通过PLL产生0，45，90，135，……，315度8个相移的时钟，如果0，45，90度相移的时钟能正确采样到输入，那么最后选取中间相位，即45度的时钟作为采样时钟。这样接口上具有最大的时序裕量，从而保证链路的可靠性。图1为这个设计的基本结构，通过PLL调整相位的接口，产生了时钟的不同相位来采集数据，最后选择一个最合适的相位。　　CYCLONE系列的PLL的相位调整接口时序如图2所示，当用户逻辑控制phasestep， phasecounterselect与phaseupdown信号时，PLL的输出时钟C0就改变一次相位。在QII生成PLL时，用户必须选上 create optional inputs for dynamic phase reconfigure，否则缺省是不会有这些管脚的，如图3所示。另外必须在output clock tab中写入phase shift step resolution的值，这样才能确定每次相位调整的步长。　　应用实例　　本例中的参考设计采用CYCLONE3器件，与ADI公司的ADS5277接口，已经在硬件上测试过，证明是有效的。ADS5277是一款8通道高速 ADC芯片，主要用于超声设备以及测试设备中。图4是该参考设计电路框图。　　ADS5277送到FPGA的是一个192MHz 的时钟，8路LVDS数据，速率是384Mbps。上电复位后ADS5277发送的数据是‘0101010101……’，FPGA启动DPA电路，准确确定时钟相位后再通过控制信号，使得ADS5277发送‘000000111111……’这样的PATTERN，FPGA可以确定字的边界，这一步成功以后，FPGA就可以通过控制信号让ADS5277发送正常工作时的数据，因为经过了时钟相位调整这一过程，以后的数据采样是非常稳定的，不会受到温度电压变化来的影响。　　当然这个设计可以和所有LVDS发送芯片接口，并不只限于ADS5277。甚至可以应用于ALTERA高端FPGA中，比如STRATIX4的带有DPA 专用电路的管脚只分布在左右BANK，而用到这个设计的话，上下BANK的IO也能使用。DPA设计所消耗的逻辑资源是非常小的，选用器件为 3C16F256C8，如表1所示。　　1.gif 　　图1、在FPGA中实现DPA设计架构。　　2.gif 　　图2、PLL的相位调整接口时序。　　　　图3、　　4.gif 　　图4、参考设计电路框图。　　表1、资源消耗　　5.gif

2021-4-8 17:55:22 评论举报贾飞小