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用于高速数据转换器的串行接口有哪些选择？

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2021-4-9 06:55:28　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × dsdfshf 该类别下有 7 个回答。邀请回答 fuwu1245 该类别下有 7 个回答。邀请回答 aaabbb567 该类别下有 7 个回答。邀请回答 vywywerwa 该类别下有 6 个回答。邀请回答 wjwierw 该类别下有 6 个回答。邀请回答 h1654155275.6823 该类别下有 6 个回答。邀请回答 vyewrewr 该类别下有 6 个回答。邀请回答 ujsdfweer 该类别下有 6 个回答。邀请回答淡口味妻儿等我看该类别下有 6 个回答。邀请回答 vuywsdfwf 该类别下有 5 个回答。邀请回答 hy381 该类别下有 5 个回答。邀请回答 jasonzhang_001 该类别下有 5 个回答。邀请回答 sur9 该类别下有 5 个回答。邀请回答广州洋钒该类别下有 5 个回答。邀请回答 manliaijun 该类别下有 5 个回答。邀请回答看得开就会开该类别下有 5 个回答。邀请回答 yhxcsf 该类别下有 5 个回答。邀请回答 liuqin123 该类别下有 5 个回答。邀请回答 sunbai 该类别下有 5 个回答。邀请回答 fhewhf 该类别下有 5 个回答。邀请回答举报姬房有相关推荐 • 在选择高速A/D转换器时，设计师必须考虑的因素是什么？ 1205 • 谁来讲解一下高级动态性能模数转换器是什么? 1149 • 什么是高速转换器 990 • 如何去设计多通道串行A/D转换器的控制器？ 2007 • 高速模/数转换器AD10242的功能特点与应用有哪些？ 1109 • 两个转换器同步方法和整合多个转换器 3449 • 怎么实现RocketIOTM GTP在串行高速接口中的位宽设计？ 1121 • 使用现代高速数据转换器的硬件设计人员面临的挑战 1774 • 如何采用可编程逻辑器件和A/D转换器组成高速数据采集卡？ 1017 • 高速率的逐次逼近模数转换器ADS8412是如何设计的？ 1776 1个回答

答案对人有帮助，有参考价值 0 　　对于高速数据转换器的串行接口来说，目前有两种选择：第一种选择是串行时钟-数据-帧（CDF）接口，该接口整合了串行化LVDS（低压差分信号）数据流以及差分时钟和帧时钟，其中差分时钟用于准确地收集数据，帧时钟用于建立数据采样的边沿。第二种选择是采用JESD204标准，在该标准中，时钟嵌入到Gbps级高速双线串行数据流中。这两种接口均有各自的优缺点。由于用来驱动高速JESD204接口的电流模式逻辑对（CML）需要较大的功率，所以串行LVDS是实现功率较低且有大量通道的便携式设计的首选。但是在串行LVDS不适用的场合，JESD204接口就可以发挥作用。　　串行LVDS的优势　　串行LVDS输出格式减少了ADC和FPGA之间所需的数字I/O数量，节省了FPGA引脚、电路板面积和成本。此外，通过在数据转换器上采用串行接口，数据转换器所需的引脚数量也大大减少了，从而可实现尺寸小得多的封装尺寸。这种优势在有多通道的设计中得到了充分的显现。采用串行LVDS接口还是采用并行接口则取决于应用能否承受较大的功耗，以及FPGA是否有能力处理高速数据流。LTC2195是一款16位、125Msps双通道ADC，具串行LVDS输出，每通道功耗仅为216mW。不过，与使用双通道并行输出版本LTC2185（参见图1中的完整产品系列图）相比，串行LVDS接口每通道多消耗31mW功率。这个16位高速ADC系列提供了卓越的76.8dB基带SNR性能以及90dB SFDR，同时在使用1.8V电源时，功耗非常低。　　就高速ADC而言，协调数据时钟、帧时钟和数据时，通常发送器和接收器均需要一个锁相环（PLL），以正确协调数据时钟。在GHz速率时，这种协调非常困难，而且数据传输速率主要受到接收器的限制。所以，在高于1GHz时，一般不采用这种6线串行发送方法，从而限制了ADC的速率或说限制了ADC的分辨率。　　下载全文：　　用于高速ADC的串行接口.pdf（2.66 MB）2011-11-2 10:15 上传　　-1

2021-4-9 14:29:26 评论举报李鸾