Verilog HDL的历史及设计流程是什么

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2021-5-6 08:52:01　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × ChristineGu 该类别下有 16 个回答。邀请回答 HengDu 该类别下有 16 个回答。邀请回答 heks 该类别下有 16 个回答。邀请回答 dfasda 该类别下有 15 个回答。邀请回答 nhonglan 该类别下有 15 个回答。邀请回答 yonglanzhang 该类别下有 15 个回答。邀请回答杀狼000 该类别下有 14 个回答。邀请回答 wenminglang 该类别下有 14 个回答。邀请回答 C880U 该类别下有 14 个回答。邀请回答 jhdfvs 该类别下有 14 个回答。邀请回答 chm5 该类别下有 14 个回答。邀请回答 muwersddg 该类别下有 14 个回答。邀请回答 hrtuoyu 该类别下有 13 个回答。邀请回答 hfgdzc 该类别下有 13 个回答。邀请回答 thyysbk 该类别下有 13 个回答。邀请回答凡人wlj 该类别下有 13 个回答。邀请回答 kszdj113 该类别下有 13 个回答。邀请回答飞雪9366 该类别下有 13 个回答。邀请回答 billbian 该类别下有 13 个回答。邀请回答 a732538 该类别下有 13 个回答。邀请回答举报郭武莱相关推荐 • 基于verilog hdl的数字系统应用该如何去设计？ 836 • Verilog HDL语言有什么优越性 1882 • 有什么好用的verilog HDL编辑工具可用？ 1205 • 数字系统设计：Verilog HDL实现 5524 • verilog hdl视频教程 7600 • 正弦振荡用verilog HDL如何编写 2193 • FPGA编程是用VHDL还是verilog HDL好用？谢谢了！ 2751 • 求基于fpga的verilog HDL语言的红外遥控系统设计的完整程序 3665 • 如何用Verilog HDL语言描述D型主从触发器模块 1558 • 王金明的Verilog HDL教材 8664 1个回答

答案对人有帮助，有参考价值 0 　　历史　　Verilog HDL 是硬件描述语言的一种，用于数字电子系统设计。该语言是 1983 年由 GDA （ GateWay Design Automation ）公司的 Phil Moorby 首创的。 Phil Moorby 后来成为 Verilog － XL 的主要设计者和 Cadence 公司（ Cadence Design System ）的第一个合伙人。在 1984-1985 年间， Phil Moorby 设计出第一个名为 Verilog-XL 的仿真器； 1986 年，他对 Verilog HDL 的发展又一次作出了巨大贡献 —— 提出了用于快速门级仿真的 XL 算法。　　随着 Verilog-XL 算法的成功， Verilog HD 语言得到迅速发展。 1989 年， Cadence 公司收购 GDA 公司， Verilog HDL 语言成为了 Cadence 公司的私有财产。 1990 年， Cadence 公司决定公开 Verilog HDL 语言，并成立了 OVI （ Open Verilog International ）组织，并负责促进 Verilog HDL 语言的发展。基于 Verilog HDL 的优越性， IEEE 于 1995 年制定了 Verilog HDL 的 IEEE 标准，即 Verilog HDL1364-1995 ； 2001 年发布了 Verilog HDL1364-2001 标准。　　设计流程　　现在的数字电路系统规模特别大，要设计这么大一个系统，一般都是由总设计师把整个硬件设计任务划分成若干个部分，编出相应的模型（行为的或者结构的），通过仿真加以验证后，再把各个模块分配给下面的工程师。下面的工程师再细化手中的工作。这样可以把一个大的系统分成很多的小系统分开由多人设计，从而提高设计的速度和缩短开发周期。而且有的部分可以利用 IP 核（一些成熟的商业模块）的使用权，更为有效的开发。这样的一个设计概念叫做自顶向下（ TOP-DOWN ）。　　自顶向下的设计就是从系统级开始，把系统分成若干个基本单元，然后把这些基本单元化分成下一层次的基本单元，一直这样下去，一直可以用 EDA 元件库中的基本元件实现。　　Verilog HDL 的设计流程一般是：　　1 ．文本编辑：用任何文本编辑器都可以进行，也可以用专用的 HDL 编辑环境。通常 Verilog HDL 文件保存为 .v 文件。　　2 ．功能仿真：将文件调入 HDL 仿真软件进行功能仿真，检查逻辑功能是否正确（也叫前仿真，对简单的设计可以跳过这一步，只有在布线完成之后，才进行时序仿真）。　　3 ．逻辑综合：将源文件调入逻辑综合软件进行综合，即把语言综合成最简的布尔表达式。逻辑综合软件会生成 .edf （ EDIF ）的 EDA 工业标准文件。（最好不用 MAX+PLUS II 进行综合，因为只支持 VHDL/Verilog HDL 的子集）　　4 ．布局布线：将 .edf 文件调入 PLD 厂家提供的软件中进行布线，即把设计好的逻辑安放到 CPLD/FPGA 内。　　5 ．时序仿真：需要利用在布局布线中获得的精确参数，用仿真软件验证电路的时序（也叫后仿真）。

2021-5-6 11:32:04 评论举报林茜