请教大神如何去设计一种SPI4.2接口？

999 接口 FPGA 硬件设计

问答对人有帮助，内容完整，我也想知道答案 0 本文介绍了一种FPGA和IPX2805之间的SPI4.2接口模块设计的方法，对硬件设计进行了说明，着重阐述了FPGA内部SPI4.2接口模块设计。 0
2021-5-6 09:22:44　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × ChristineGu 该类别下有 16 个回答。邀请回答 HengDu 该类别下有 16 个回答。邀请回答 heks 该类别下有 16 个回答。邀请回答 dfasda 该类别下有 15 个回答。邀请回答 nhonglan 该类别下有 15 个回答。邀请回答 yonglanzhang 该类别下有 15 个回答。邀请回答杀狼000 该类别下有 14 个回答。邀请回答 wenminglang 该类别下有 14 个回答。邀请回答 C880U 该类别下有 14 个回答。邀请回答 jhdfvs 该类别下有 14 个回答。邀请回答 chm5 该类别下有 14 个回答。邀请回答 muwersddg 该类别下有 14 个回答。邀请回答 a732538 该类别下有 13 个回答。邀请回答 hrtuoyu 该类别下有 13 个回答。邀请回答 hfgdzc 该类别下有 13 个回答。邀请回答 thyysbk 该类别下有 13 个回答。邀请回答凡人wlj 该类别下有 13 个回答。邀请回答 kszdj113 该类别下有 13 个回答。邀请回答飞雪9366 该类别下有 13 个回答。邀请回答 billbian 该类别下有 13 个回答。邀请回答举报刘桂珍相关推荐 • 请问一个SPI4.2到ASI控制器的功能包括哪些？ 1122 • 如何去实现一种SPI接口电路？ 1652 • 请问怎样去设计一种SPI接口？ 1076 • 请教大神如何去设计一种SPI接口？ 845 • 请教大神怎样去设置一种AVR单片机端口？ 721 • 请教大神怎样去搭建一种WordPress站点呢 949 • 请教大神怎样去设计一种RS422接口硬件电路？ 2083 • 请教大神怎样去配置一种libpcap交叉编译环境呢 882 • 请教大神如何去设计一种分频器？ 1711 • 怎样去设计一种多路开关检测接口电路？ 1616 1个回答

答案对人有帮助，有参考价值 0 1．引言　　SPI-4.2（System Packet Interface）是 OIF（Optical Internetworking Forum）定义的局部高速总线标准，用于 PHY层芯片到链路层芯片的 10Gbps信号传输。主要应用有 OC-192 ATM、Packet over SONET/SDH（POS）、10Gbps以太网等。　　SPI4.2接口分为数据通道和状态通道。数据通道最多分成 256个逻辑通道，16bit位宽，采用 LVDS信号电平，按照 cell格式传送数据，cell的长度为 16字节的整数倍，可随意配置，根据网上流量的分析，一般配置成 128字节。每个 cell都是以控制字开始的，控制字一共16bit，包含逻辑端口号、报文起始标志位、报文结束标志位、控制字交验等信息。状态通道传输对端反馈的逻辑通道接收 FIFO的状态，2bit位宽，LVTTL或者 LVDS信号电平，一般采用 LVTTL信号电平。状态通道的数据结构为 Calendar［0:n］，n最大为256，长度一般与逻辑通道数对应，Calendar［n］表示逻辑通道 n的接收FIFO状态。数据通道根据状态通道提供的信息控制数据的发送过程。状态通道有四种状态信息，如表 1所示：　　　　在实际的系统设计中，商用芯片不一定能够满足需要，因此需要使用 FPGA（Field Programmable Gate Array）。本设计采用 Altera的 Stratix II系列 FPGA和 RMI公司的多核处理器 XLR732，Intel公司的网络处理器 2805实现 SPI4.2接口。　　2．2805简介 2805是 Intel推出的高端 NP（Network Prosser），能够处理 10Gbps线速转发的以太网、POS、ATM等数据流量，能够实现分类、NAT、ACL、多播、流量管理等功能。 2805内部集成一个32-bit、RISC内核、高性能的 XScale处理器，用于系统的配置管理和路由表项的维护，最高工作主频750MHz；16个可编程的、有 8K代码空间的微引擎，每个微引擎含有多个硬件线程，用来处理通信系统中的数据转发，最高工作主频 1.5GHz。外部集成了 PCI接口，可以工作在 64bit/66MHz模式；SPI4.2接口，工作频率为 311MHz～500MHz；3个LA-1接口，工作频率为250MHz；4个 RDRAM接口，工作频率为 800MHz～1200MHz。　　3．FPGA和 2805之间的 SPI4.2接口电路设计　　图 1描述了 FPGA和 2805之间的 SPI4.2接口的硬件连接框图，信号定义以 2805为参考点。其中 TX_DATA［15:0］、TX_CTL、TX_CLK和 RX_DATA［15:0］、RX_CTL、RX_CLK是 LVDS信号电平，工作在 350MHz；TX_SDATA［1:0］、TX_SCLK和 RX_SDATA［15:0］、 RX_SCLK是 LVTTL信号电平，工作在 87.5MHz，四分之一于数据通道时钟频率。　　　　具体信号定义如下所示：　　TX_DATA［15:0］：发送数据， 16bit位宽， burst方式传输数据， DDR工作模式（时钟上升沿和下降沿都采样）；　　TX_CTL：传输控制信号，高电平表示 TX_DATA［15:0］传输的是控制信息，低电平表示 TX_DATA［15:0］传输的是数据；　　TX_CLK：发送时钟，随路，是发送数据的参考时钟。　　接受方向的信号定义与发送方向的信号定义完全相同，但是方向相反。　　4．FPGA的 SPI4.2接口模块设计　　Stratix II器件具有 152个接收器和 156个发送器通道，支持源同步信号进行高达 1 Gbps的数据传送。它的内部含有 DPA电路，能够不断地将输入数据和采样时钟对齐，消除了时钟至通道和通道至通道偏移要求。它还集成了丰富的存储器资源、先进的锁相环（ PLL）技术和双数据率（ DDR）I/O等特性，结合先进的差分 I/O能力，使其满足 SPI4.2规范的物理信号定义。　　　　图 2为 FPGA的接收通道逻辑框图，上半部分是数据通道，下半部分是状态通道。由于 SPI4.2接口的数据传输是 DDR模式的，rdclk经过 FPGA内部的 PLL模块做倍频处理，然后送给 Rx_data_phy模块，该模块根据时钟采样 rdat ［15:0］上的数据。Rx_data_proc模块将接收的数据按照 cell头中的逻辑端口号，分别放入不同的 Rx_fifo中。一个 Rx_fifo对应一个逻辑通道，每个 Rx_fifo都会生成一个状态信号，标示其“空”状态或者“满”状态， Rx_stat_calc模块根据各个 Rx_fifo的状态信号生成 Calendar信息，由状态通路发送出去，用来流控 2805的发送过程。Calendar也可以由软件设置，通过 Rx_stat_proc_ref下发给 Rx_stat_calc。　　　　发送模块与接收模块不同，如图 3所示，发送模块的 Tx_fifo只有一个，即所有的逻辑通道公用一个发送缓存区。这主要是由于 FPGA内部的布线资源和 RAM资源有限，同时这种发送端共享 FIFO、接收端分通道 FIFO模式不影响使用，能够实现分端口的反压。　　发送端通过 Tx_stat_phy模块接收 Calender信息，经过 Tx_stat_proc模块和Tx_stat_proc_sync模块处理，送给 Tx_sched调度模块，Tx_sched解析出各个逻辑通道的反压情况，然后将各个通道的数据发送到 Tx_fifo中，然后经过 Tx_data_proc模块和Tx_data_phy模块发送出去。　　5．结果本设计在 Altera的 Stratix II系列FPGA，EPM2S90上得到验证，与 Intel的 2805配合共同完成某通信设备的高速转发单板的设计。　　6．结束语　　本文介绍了 SPI4.2接口在可编程逻辑器件 FPGA上的实现方法，并通过实际电路验证FPGA与 IPX2805之间通过 SPI4.2接口互通的功能。由于商业芯片的限制，有时只有 FPGA才能满足系统设计的要求。相对于开发ASIC，使用 FPGA使整个设计电路简单、灵活、成本低、方便调试和修改，大大缩短开发周期。

2021-5-6 14:18:17 评论举报张倩