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如何去实现一种数字前端的设计？包括哪些步骤？

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2021-6-18 07:53:59　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 凌晨3点睡该类别下有 4 个回答。邀请回答 liutiefu 该类别下有 3 个回答。邀请回答世态薄凉该类别下有 2 个回答。邀请回答 bigbangboom 该类别下有 2 个回答。邀请回答 nvhyfwe 该类别下有 2 个回答。邀请回答科源机电该类别下有 2 个回答。邀请回答肖耳朵该类别下有 2 个回答。邀请回答 c1441424 该类别下有 2 个回答。邀请回答敷衍作笑谈该类别下有 2 个回答。邀请回答人走了该类别下有 2 个回答。邀请回答 LANxs 该类别下有 2 个回答。邀请回答 jerry181855 该类别下有 2 个回答。邀请回答胡扯123 该类别下有 2 个回答。邀请回答 h1654155143.8331 该类别下有 2 个回答。邀请回答 nhonglan 该类别下有 2 个回答。邀请回答 lksas 该类别下有 2 个回答。邀请回答 wang21cj 该类别下有 2 个回答。邀请回答 76r456546 该类别下有 2 个回答。邀请回答 iiiegsd 该类别下有 2 个回答。邀请回答任凭风吹该类别下有 2 个回答。邀请回答举报王波相关推荐 • 如何去实现一种数字控制小车的设计呢 619 • 小白入门数字前端，求大神指教需要学什么知识以及用哪些软件 4373 • 怎样利用单片机去实现一种数字加权平均滤波算法呢 900 • 如何利用单片机去实现一种数字滤波呢 946 • 请问怎样去设计一种数字视频转换接口？ 2049 • 如何去实现一种数码管显示的设计呢 861 • 请教大神怎样去设计一种数字音频处理器？ 1559 • 请问怎样去设计一种射频接收前端SIP？ 1648 • 求一种数字信道化IFM接收机的高效实现方案 1377 • 怎样去设计一种数据采集与控制电路？ 1259 1个回答

答案对人有帮助，有参考价值 0 　　数字前端以设计架构为起点，以生成可以布局布线的网表为终点；是用设计的电路实现想法；　　主要包括：基本的RTL编程和仿真，前端设计还可以包括IC系统设计、验证（verification）、综合、STA、逻辑等值验证（equivalence check）。其中IC系统设计最难掌握，它需要多年的IC设计经验和熟悉那个应用领域，就像软件行业的系统架构设计一样，而RTL编程和软件编程相当。　　数字后端以布局布线为起点，以生成可以可以送交foundry进行流片的GDS2文件为终点；是将设计的电路制造出来，在工艺上实现想法。　　主要包括：后端设计简单说是P&R，但是包括的东西不少，像芯片封装和管脚设计，floorplan，电源布线和功率验证，线间干扰的预防和修正，时序收敛，STA，DRC，LVS等，要求掌握和熟悉多种EDA工具以及IC生产厂家的具体要求。　　术语：tape-out—提交最终GDS2文件做加工；Foundry—芯片代工厂，如中芯国际。。。　　数字前端设计的一般流程：　　1. 规格制定　　芯片规格，也就像功能列表一样，是客户向芯片设计公司（称为Fabless，无晶圆设计公司）提出的设计要求，包括芯片需要达到的具体功能和性能方面的要求。　　2. 详细设计　　Fabless根据客户提出的规格要求，拿出设计解决方案和具体实现架构，划分模块功能。目前架构的验证一般基于SystemC语言，对构架模型的仿真可以使用SystemC的仿真工具。其中典型的例子是Synopsys公司的CoCentric和Summit公司的Visual Elite等。　　3. HDL编码　　使用硬件描述语言（VHDL，Verilog HDL，业界公司一般都是使用后者）将模块功能以代码来描述实现，也就是将实际的硬件电路功能通过HDL语言描述出来，形成RTL（寄存器传输级）代码。　　设计输入工具：具有强大的文本编辑功能，多种输入方法（VHDL，Verilog，状态转移图，模块图等），语法模板，语法检查，自动生产代码和文档等功能。如Active-HDL，VisualVHDL/Verilog等。　　RTL分析检查工具：Synopsys LEDA 　　4. 仿真验证　　仿真验证就是检验编码设计的正确性，检验的标准就是第一步制定的规格。看设计是否精确地满足了规格中的所有要求。规格是设计正确与否的黄金标准，一切违反，不符合规格要求的，就需要重新修改设计和编码。　　设计和仿真验证是反复迭代的过程，直到验证结果显示完全符合规格标准。　　***的VCS，Mentor ModelSim，Cadence Verilog－XL，Cadence NC-Verilog。　　5. 逻辑综合――Design Compiler 　　仿真验证通过，进行逻辑综合。逻辑综合的结果就是把设计实现的HDL代码翻译成门级网表netlist。综合需要设定约束条件，就是你希望综合出来的电路在面积，时序等目标参数上达到的标准。逻辑综合需要基于特定的综合库，不同的库中，门电路基本标准单元（standard cell）的面积，时序参数是不一样的。所以，选用的综合库不一样，综合出来的电路在时序，面积上是有差异的。　　一般来说，综合完成后需要再次做仿真验证（这个也称为后仿真，之前的称为前仿真）　　逻辑综合工具Synopsys的Design Compiler（DC），Cadence的 PKS，Synplicity的Synplify等。另外，和综合工具配合使用的还有很多其他工具，如静态时间分析工具，等效性检查工具等等。Synopsys公司和Cadence公司都提供完整的工具包。　　5.1. STA 　　Static Timing Analysis（STA），静态时序分析，这也属于验证范畴，它主要是在时序上对电路进行验证，检查电路是否存在建立时间（setup time）和保持时间（hold time）的违例（violation）。这个是数字电路基础知识，一个寄存器出现这两个时序违例时，是没有办法正确采样数据和输出数据的，所以以寄存器为基础的数字芯片功能肯定会出现问题。STA工具有Synopsys的Prime Time。　　5.2. 形式验证　　这也是验证范畴，它是从功能上（STA是时序上）对综合后的网表进行验证。常用的就是等价性检查（Equivalence Check）方法，以功能验证后的HDL设计为参考，对比综合后的网表功能，他们是否在功能上存在等价性。这样做是为了保证在逻辑综合过程中没有改变原先HDL描述的电路功能。形式验证工具有Synopsys的Formality。前端设计的流程暂时写到这里。从设计程度上来讲，前端设计的结果就是得到了芯片的门级网表电路。

2021-6-18 17:04:19 评论举报刘英