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我知道ADS中有进行PLL设计的模板（design guide），分别进行交流分析，瞬态分析，和噪声分析，现在我就是还没有弄明白怎么进行噪声分析，因为我不知道怎么去表征PLL每个子模块的噪声 。
希望在锁相环行为级建模方面有所了解的人可以给我提供一些帮助，现在我也急需解决这个问题，比如用matlab,verilog_a怎么进行建模，怎么把噪声也考虑进去，我都不知道，我平时一般使用ADS来进行行为级仿真，但是我现在的想法是在cadence环境下，PLL的VCO换为verilog_a模型，而其他的用晶体管模型进行仿真，这样就不会因为VCO的晶体管级仿真耗费大量时间（例如仿锁定时间等），但我不会用verilog_a进行建模，希望有高手给我指点一二。 如果有verilog_a给PLL建模这方面的论文，或是资料，最好是用verilog_a给PLL建模的实例，可不可以给我分享一下 
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Cadence中有个PLLLib，里面有些基本模块的Verilog-a model，和一些simulation setup。
另外，spectra的manual里有PLLLib的使用帮助。 |
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说实话，这个仿真的意义不大，目前噪声仿真你这个方法基本做不了的，verilog-A仿真瞬态看lock time而已，PLL的噪声从系统角度，在数学是可以完美解决的，你用excel建立出传递函数，噪声从单个模块的仿真结果中抽取出来，通过系统传递函数叠加起来，就可以得到PLL的噪声曲线来，Excel是能替你干很多事情的，要利用好它
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ADS 有现成的model啊，你只需要改动些参数到你实际各个模块的噪声特性就是了。
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考虑锁相环噪声，似乎要建立相位域的模型。
http://www.designers-guide.org/ 上有相关文章可供参考。 但是做模型和电路的混合仿真确定噪声，，不知道能不能行。 |
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