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最近在用TSMC65GP工艺做一些模拟电路，第一次用该工艺遇到些问题：
1. 我用icfb画线路调用的PDK库 pch25od33, 管子上面的仿真调用模型却是pch_33, 而仿真模型文件xxx.scs里面有pch25od33和pch_33两种模型定义，我在想会不会是厂家提供的PDK弄错了？还是管子pch25od33调用的仿真模型是否确实是pch_33，而不是与管子名字相同的pch25od33模型？ 2.Laker的该工艺下技术文件有“PMOS_3.3V”、“PMOS_2.5V”等器件，我想知道的是线路PDK中的管子pch25od33对应的版图是“PMOS_3.3V”还是“PMOS_2.5V”？ 有人用过该工艺吗？ pch25od33是2.5V overdrive到3.3V，我设计的模拟模块需要在3.3V下工作，PDK下线路model映射到Laker版图器件的map文件也没有，所以不知道线路PDK中的管子pch25od33对应的版图是“PMOS_3.3V”还是“PMOS_2.5V”？ 
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4个回答
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沒用到 65nm ..
但一般來說 core 1.8v io 3.3v .. for analog design 一般是 3.3 v . 但是 device 要耐壓高些一定會rule 變大 oxide 變厚, 2.5V 會比3.3v小 , 但多數 io 都是3.3v . vgs 一般是看 oxide ..夠厚就能耐壓 3.3v . 但是有類 io 是 gate 低壓 ,但 drain 3.3v . 其實 高壓 bcd process 也有類似 做好就是 Vth => 5v , 但 drain 拉大就耐壓 變高從 30v -> 40c -> 50v -> 60 -> 80v .. soc design io 如果 是幾百 pin , 每個io 都大一點 就很恐怖 ..聽說 LCD driver 1000 pin layout 一端長是 > 14000um |
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库里面IO用的管子是25od33, 可以耐3.3V，那么我理所当然就可以推出来，如果片内模拟模块需要耐3.3V，也可以用该类型的管子了，对吧，兄弟
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TSMC's 65nm logic family includes General Purpose (GP), Low Power (LP), Ultra-Low Power (ULP) and LPG options. Each process supports low, standard, and high Vt options. Operating voltages range from 0.9V to 1.26V. I/O voltages include 1.8V, 2.5V and 3.3V (5V tolerant). Raw gate density is around 854 Kgate/mm2, based on TSMC's standard cell library. SRAM cells range from 0.499μm2 (6T) to 1.158μm2 (8T).
The 65nm process provides a combination of General Purpose (G) and Low Power (LP) core transistors together with a 2.5V I/O transistor as a Triple Gate Oxide (LPG) process for optimizing speed, power, and leakage for wireless/consumer applications. |
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