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上拉电阻与下拉电阻的定义及应用

问答对人有帮助，内容完整，我也想知道答案 0 上拉电阻与下拉电阻是如何定义的？拉电阻的作用有哪些？上拉电阻的应用原则有哪些？ 0
2021-10-14 07:20:37　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 陈博该类别下有 5 个回答。邀请回答 joereil 该类别下有 5 个回答。邀请回答发财树该类别下有 5 个回答。邀请回答 heks 该类别下有 5 个回答。邀请回答 lining870815844 该类别下有 4 个回答。邀请回答 shsfsdfsg 该类别下有 4 个回答。邀请回答 elecfans 该类别下有 4 个回答。邀请回答随行者011011 该类别下有 4 个回答。邀请回答 yqdedli 该类别下有 4 个回答。邀请回答 qjqb 该类别下有 4 个回答。邀请回答 wang21cj 该类别下有 4 个回答。邀请回答艾玛该类别下有 4 个回答。邀请回答茶壶茶茶该类别下有 4 个回答。邀请回答大洼球王该类别下有 4 个回答。邀请回答 mingodong 该类别下有 4 个回答。邀请回答 musicalboy 该类别下有 4 个回答。邀请回答切克切克闹该类别下有 4 个回答。邀请回答 hgimtk 该类别下有 4 个回答。邀请回答 wuli北该类别下有 4 个回答。邀请回答香奈儿苦苦奶茶该类别下有 4 个回答。邀请回答举报艾玛相关推荐 • 为什么要使用拉电阻？上拉电阻阻值的选择原则是什么？ 2052 • 上拉电阻和下拉电阻问题 2176 • 上拉电阻与下拉电阻区别有什么区别？用在什么场合？ 428 • 对上拉电阻和下拉电阻的选择主要考虑哪几个因素？ 2081 • STM32cubemx在开漏和推挽输出模式下上拉电阻和下拉电阻有什么作用和区别？ 394 • 为什么都说上拉电阻接Vcc端，下拉电阻接地？ 15886 • 为什么FPGA外接FLASH的CLK管脚放置上拉和下拉电阻各一个？ 4958 • 在什么时候使用上、下拉电阻呢？ 2168 • 已知上下拉电阻，怎么计算出AD值，下拉电阻是10k，上拉接NTC 6054 • 电路设计的上拉/下拉电阻阻值应该怎样选？ 447 1个回答

答案对人有帮助，有参考价值 0 　　吸电流、拉电流输出、灌电流输出　　拉即泄，主动输出电流，从输出口输出电流；　　灌即充，被动输入电流，从输出端口流入；　　吸则是主动吸入电流，从输入端口流入。　　吸电流和灌电流就是从芯片外电路通过引脚流入芯片内的电流；区别在于吸收电流是主动的，从芯片输入端流入的叫吸收电流。灌入电流是被动的，从输出端流入的叫灌入电流；拉电流是数字电路输出高电平给负载提供的输出电流，灌电流时输出低电平是外部给数字电路的输入电流。这些实际就是输入、输出电流能力。　　拉电流输出对于反向器只能输出零点几毫安的电流，用这种方法想驱动二极管发光是不合理的（因发光二极管正常工作电流为5~10mA）。　　上、下拉电阻　　一、定义　　1、上拉就是将不确定的信号通过一个电阻嵌位在高电平！“电阻同时起限流作用”！下拉同理！　　2、上拉是对器件注入电流，下拉是输出电流　　3、弱强只是上拉电阻的阻值不同，没有什么严格区分　　4、对于非集电极（或漏极）开路输出型电路（如普通门电路）提升电流和电压的能力是有限的，上拉电阻的功能主要是为集电极开路输出型电路输出电流通道。　　二、拉电阻作用　　1、一般作单键触发使用时，如果IC本身没有内接电阻，为了使单键维持在不被触发的状态或是触发后回到原状态，必须在IC外部另接一电阻。　　2、数字电路有三种状态：高电平、低电平、和高阻状态，有些应用场合不希望出现高阻状态，可以通过上拉电阻或下拉电阻的方式使处于稳定状态，具体视设计要求而定！　　3、一般说的是I/O端口，有的可以设置，有的不可以设置，有的是内置，有的是需要外接，I/O端口的输出类似与一个三极管的C，当C接通过一个电阻和电源连接在一起的时候，该电阻成为上C拉电阻，也就是说，如果该端口正常时为高电平；C通过一个电阻和地连接在一起的时候，该电阻称为下拉电阻，使该端口平时为低电平，作用吗：比如：“当一个接有上拉电阻的端口设为输入状态时，他的常态就为高电平，用于检测低电平的输入”。　　4、上拉电阻是用来解决总线驱动能力不足时提供电流的。一般说法是拉电流，下拉电阻是用来吸收电流的，也就是我们通常所说的灌电流　　5、接电阻就是为了防止输入端悬空　　6、减弱外部电流对芯片产生的干扰　　7、保护cmos内的保护二极管，一般电流不大于10mA 　　8、通过上拉或下拉来增加或减小驱动电流　　9、改变电平的电位，常用在TTL-CMOS匹配　　10、在引脚悬空时有确定的状态　　11、增加高电平输出时的驱动能力。　　12、为OC门提供电流　　三、上拉电阻应用原则　　1、当TTL电路驱动COMS电路时，如果TTL电路输出的高电平低于COMS电路的最低高电平（一般为3。5V），这时就需要在TTL的输出端接上拉电阻，以提高输出高电平的值。　　2、OC门电路“必须加上拉电阻，才能使用”。　　3、为加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻。　　4、在COMS芯片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上拉电阻产生降低输入阻抗，提供泄荷通路。　　5、芯片的管脚加上拉电阻来提高输出电平，从而提高芯片输入信号的噪声容限增强抗干扰能力。　　6、提高总线的抗电磁干扰能力。管脚悬空就比较容易接受外界的电磁干扰。　　7、长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有效的抑制反射波干扰。　　8、在数字电路中不用的输入脚都要接固定电平，通过1k电阻接高电平或接地。　　四、上拉电阻阻值选择原则　　1、从节约功耗及芯片的灌电流能力考虑应当足够大；电阻大，电流小。　　2、从确保足够的驱动电流考虑应当足够小；电阻小，电流大。　　3、对于高速电路，过大的上拉电阻可能边沿变平缓。综合考虑　　以上三点，通常在1k到10k之间选取。对下拉电阻也有类似道理。　　对上拉电阻和下拉电阻的选择应“结合开关管特性和下级电路的输入特性进行设定，主要需要考虑以下几个因素”：　　1。驱动能力与功耗的平衡。以上拉电阻为例，一般地说，上拉电阻越小，驱动能力越强，但功耗越大，设计是应注意两者之间的均衡。　　2。下级电路的驱动需求。同样以上拉电阻为例，当输出高电平时，开关管断开，上拉电阻应适当选择以能够向下级电路提供足够的电流。　　3。高低电平的设定。不同电路的高低电平的门槛电平会有不同，电阻应适当设定以确保能输出正确的电平。以上拉电阻为例，当输出低电平时，开关管导通，上拉电阻和开关管导通电阻分压值应确保在零电平门槛之下。　　4。频率特性。以上拉电阻为例，上拉电阻和开关管漏源级之间的电容和下级电路之间的输入电容会形成“RC延迟”，电阻越大，延迟越大。上拉电阻的设定应考虑电路在这方面的需求。　　下拉电阻的设定的原则和上拉电阻是一样的。　　示例：　　OC门输出高电平时是一个高阻态，其上拉电流要由上拉电阻来提供，设输入端每端口不大于100uA，设输出口驱动电流约500uA，标准工作电压是5V，输入口的高低电平门限为0。8V（低于此值为低电平）；2V（高电平门限值）。　　选上拉电阻时：500uA x 8。4K= 4。2即选大于8。4K时输出端能下拉至0。8V以下，此为最小阻值，再小就拉不下来了。如果输出口驱动电流较大，则阻值可减小，保证下拉时能低于0。8V即可。当输出高电平时，忽略管子的漏电流，两输入口需200uA，200uA x15K=3V即上拉电阻压降为3V，输出口可达到2V，此阻值为最大阻值，再大就拉不到2V了。选10K可用。【最大压降/最大电流、最小压降/最小电流】　　COMS门的可参考74HC系列设计时管子的漏电流不可忽略，IO口实际电流在不同电平下也是不同的，上述仅仅是原理，一句话概括为：“输出高电平时要喂饱后面的输入口，输出低电平不要把输出口喂撑了”（否则多余的电流喂给了级联的输入口，高于低电平门限值就不可靠了）　　此外，还应注意以下几点：　　A、要看输出口驱动的是什么器件，如果该器件需要高电压的话，而输出口的输出电压又不够，就需要加上拉电阻。　　B、如果有上拉电阻那它的端口在默认值为高电平，你要控制它必须用低电平才能控制如三态门电路三极管的集电极，或二极管正极去控制把上拉电阻的电流拉下来成为低电平。反之，　　C、尤其用在接口电路中，为了得到确定的电平，一般采用这种方法，以保证正确的电路状态，以免发生意外，比如，在电机控制中，逆变桥上下桥臂不能直通，如果它们都用同一个单片机来驱动，必须设置初始状态。防止直通！　　驱动尽量用灌电流。　　在数字电路中不用的输入脚都要接固定电平，通过1k电阻接高电平或接地。　　1。电阻作用：　　l 接电阻就是为了防止输入端悬空　　l 减弱外部电流对芯片产生的干扰　　l 保护cmos内的保护二极管，一般电流不大于10mA 　　l 上拉和下拉、限流　　1。改变电平的电位，常用在TTL-CMOS匹配　　2。在引脚悬空时有确定的状态　　3。增加高电平输出时的驱动能力。　　4。为OC门提供电流　　那要看输出口驱动的是什么器件，如果该器件需要高电压的话，而输出口的输出电压又不够，就需要加上拉电阻。如果有上拉电阻那它的端口在默认值为高电平，你要控制它必须用低电平才能控制，如三态门电路三极管的集电极，或二极管正极去控制把上拉电阻的电流拉下来成为低电平。反之，尤其用在接口电路中，为了得到确定的电平，一般采用这种方法，以保证正确的电路状态，以免发生意外。比如，在电机控制中，逆变桥上下桥臂不能直通，如果它们都用同一个单片机来驱动，必须设置初始状态。防止直通！　　电阻在选用时，选用经过计算后与标准值最相近的一个！　　P0为什么要上拉电阻原因有：　　1。 P0口片内无上拉电阻　　2。 P0为I/O口工作状态时，上方FET被关断，从而输出脚浮空，因此P0用于输出线时为开漏输出。　　3。由于片内无上拉电阻，上方FET又被关断，P0输出1时无法拉升端口电平。　　P0是双向口，其它P1，P2，P3是准双向口。准双向口是因为在读外部数据时要先“准备”一下，为什么要准备一下呢？　　单片机在读准双向口的端口时，先应给端口锁存器赋1，目的是使FET关断，不至于因片内FET导通使端口钳制在低电平。　　上下拉一般选10k！　　芯片的上拉/下拉电阻的作用　　最常见的用途是，假如有一个三态的门带下一级门。如果直接把三态的输出接在下一级的输入上，当三态的门为高阻态时，下一级的输入就如同漂空一样。可能引起逻辑的错误，对MOS电路也许是有破坏性的。所以用电阻将下一级的输入拉高或拉低，既不影响逻辑又保正输入不会漂空。　　改变电平的电位，常用在TTL-CMOS匹配；在引脚悬空时有确定的状态；为OC门的输出提供电流；作为端接电阻；在试验板上等于多了一个测试点，特别对板上表贴芯片多的更好，免得割线；嵌位；　　上、下拉电阻的作用很多，比如抬高信号峰峰值，增强信号传输能力，防止信号远距离传输时的线上反射，调节信号电平级别等等！当然还有其他的作用了具体的应用方法要看在什么场合，什么目的，至于参数更不能一概而定，要看电路其他参数而定，比如通常用在输入脚上的上拉电阻如果是为了抬高峰峰值，就要参考该引脚的内阻来定电阻值的！另外，没有说输入加下拉，输出加上拉的，有时候没了某个目的也可能同时既有上拉又有下拉电阻的！　　加接地电阻－－下拉　　加接电源电阻－－上拉　　对于漏极开路或者集电极开路输出的器件需要加上拉电阻才可能工作。另外，普通的口，加上拉电阻可以提高抗干扰能力，但是会增加负载。　　电源：+5V 　　普通的直立LED，　　用多大的上拉电阻合适？谢谢指教！　　一般LED的电流有几个mA就够了，最大不超过20mA，根据这个你就应该可以算出上拉电阻值来了。　　保险起见，还是让他拉吧，（5-0.7）/10mA=400ohm，差不多吧，不放心就用2k的。【奇怪，新出了管压0.7V的LED了吗？据我所知好象该是1.5V左右。我看几百欧到1K都没太大问题，一般的片子不会衰到10mA都抗不住吧？】　　下拉电阻的作用：所见不多，常见的是接到一个器件的输入端，多作为抗干扰使用。这是由于一般的IC的输入端悬空时易受干扰，或器件扫描时有间隙泄漏电压而影响电路的性能。后者，我们在某批设备中曾碰到过。　　上拉电阻的阻值主要是要顾及端口的低电平吸入电流的能力。例如在5V电压下，加1K上拉电阻，将会给端口低电平状态增加5mA的吸入电流。在端口能承受的条件下，上拉电阻小一点为好。　　以下为BBS讨论：　　什么时候需要用上拉电阻什么时候需要用下拉？一般要用多大的阻值呀？　　用上拉还是用下拉，根据你平时需要的电平。　　至于阻值大小，如果是一般IO口，10k左右，不要小于1k。但是如果是特殊用途的管腿，则有特殊要求。比如I2C接口的SCL和SDA线，对上拉电阻的最大最小值都有要求，要结合实际情况计算。　　通常在数字电路中，上拉是为了提高驱动能力。例如：集电极开路的输出电路。就必须加上拉电阻。否则无法驱动下一级的设备。或者，上拉下拉同时使用，例如，在数据和地址总线上。是为了在没有输出的时候将电平钳制在一个电位。不用的空脚要下拉，防止拴锁。　　1。信号需要外部的电源来提供高低电平时，需要加上拉或下拉电阻; 　　2。虽然系统能提供相应的电平，但是在不工作的状态下，信号的状态如果需要为高或低时，需要加上拉或下拉; 　　3。IC的输出为Open-Drain时，需要外加上拉电阻。　　上拉或下拉的电阻大小取决于信号的驱动能力及信号的需求。常用的有10K， 100K， 47K等。但有些上拉电阻或下拉电阻的大小需要靠实验得到。　　电路中的上拉和下拉电阻的连接是要通过计算而得到了，根据有三：　　1。驱动器件输入电流的大小，需要在使用上拉时考虑。解决的是高电平的匹配。　　2。电路速度的大小。如果传送的数字信息速度较高，就要注意验证线路的延迟有没有走出信息的转折频率。　　3。与负责端的输入输出电流能力有关，需要验证能否承受。　　上拉电阻和下拉电阻之所以需要，是为了给不匹配电流接口提供额外的电流通路，具体讲，驱动方输出电流小于负载方的吸入电流时加上拉电阻，以提供额外的电流供给；驱动方吸入电流小于负载方的灌出电流时加下拉电阻，以提供额外的电流泄放回路；上拉电阻和下拉电阻带来的附加效应是在接口无驱动时有一个固定电平（该特点常常被用固定口线初始及空闲时的状态）。阻值的选取要根据流过电流小的一方的允许电流来计算，以不超过其允许值（器件手册有）的80%为限（考虑电源波动时也不应超过其口线允许值）。　　上拉电阻取值，要考虑到吸入电流与扇出电流及信号传送速度，在高速电路中应取小些，防止线路分布电容影响　　我觉得上拉跟下拉电阻分两种来说，一种是必须加的，如按键采集，另一种就是加可以不加对电路原理的实现也没什么影响的，这类电阻主要作用就是增强系统的抗干扰性能，取值一般1mA左右就OK了　　高阻态：　　高阻态就是只有电容效应，没有电阻效应；阻抗很高很高，相当于断开；　我认为如果对于IC的输入信号而言。高阻态是介于高电平和低电平中间的输入电压，IC即不能准确的把它判为0，也不能把它判为1，此时的IC输出状态不定（如果对IC输入0和1时，IC的输出信号不同的话），即可能出错。　　对IC的输出信号而言，如果它是高阻态输出，它就表现为一个很高的阻抗，可以把它认为是断开状态高阻态，指的是电路的一种输出状态，既不是高电平也不是低电平，如果高阻态再输入下一级电路的话，对下级电路无任何影响，和没接一样，如果用万用表测的话有可能是高电平也有可能是低电平，随它后面接的东西定。　　高阻态的实质：电路分析时高阻态可做开路理解。你可以把它看作输出（输入）电阻非常大。他的极限可以认为悬空。也就是说理论上高阻态不是悬空，它是对地或对电源电阻极大的状态。而实际应用上与引脚的悬空几是一样的。　　典型应用：　　1、在总线连接的结构上。总线上挂有多个设备，设备于总线以高阻的形式连接。这样在设备不占用总线时自动释放总线，以方便其他设备获得总线的使用权。　　2、大部分单片机I/O使用时都可以设置为高阻输入，如陵阳，AVR等等。高阻输入可以认为输入电阻是无穷大的，认为I/O对前级影响极小，而且不产生电流（不衰减），而且在一定程度上也增加了芯片的抗电压冲击能力。　　若51的P0.0为高阻态，用汇编语言怎么来表示？置1就行了　　三态门，是指逻辑门的输出除有高、低电平两种状态外，还有第三种状态——高阻状态的门电路。具备这三种状态的器件就叫做三态（门，总线，。。.。。.）。　　高电平，低电平可以由内部电路拉高和拉低。而高阻态时引脚对地电阻无穷，此时读引脚电平时可以读到真实的电平值。高阻态的重要作用之一就是I/O（输入/输出）口在输入时读入外部电平用。　　高阻态相当于该门和它连接的电路处于断开的状态。（因为实际电路中你不可能去断开它，所以设置这样一个状态使它处于断开状态）。三态门是一种扩展逻辑功能的输出级，也是一种控制开关。主要是用于总线的连接，因为总线只允许同时只有一个使用者。通常在数据总线上接有多个器件，每个器件通过OE/CE之类的信号选通。如器件没有选通的话它就处于高阻态，相当于没有接在总线上，不影响其它器件的工作。　　如果你的设备端口要挂在一个总线上，“必须通过三态缓冲器”。因为在一个总线上同时只能有一个端口作输出，这时其他端口必须在高阻态，同时“可以输入这个输出端口的数据”。所以你还需要有总线控制管理，访问到哪个端口，那个端口的三态缓冲器才可以转入输出状态，这是典型的三态门应用。如果在线上没有两个以上的输出设备，当然用不到三态门，而线或逻辑又另当别论了。

2021-10-14 10:39:14 评论举报王颖