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数字逻辑是怎样通过数字电路的形式来实现的

2274 数字电路数字逻辑端口

问答对人有帮助，内容完整，我也想知道答案0 数字逻辑功能单元有哪些呢？数字逻辑是怎样通过数字电路的形式来实现的？ 0
2021-11-2 07:08:41　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × elecfans 该类别下有 7 个回答。邀请回答 heks 该类别下有 7 个回答。邀请回答飞雪9366 该类别下有 6 个回答。邀请回答冰箱洗衣机该类别下有 6 个回答。邀请回答 lifei639156 该类别下有 6 个回答。邀请回答 chm5 该类别下有 6 个回答。邀请回答 szj0213 该类别下有 6 个回答。邀请回答 60user103 该类别下有 6 个回答。邀请回答 dsgfa 该类别下有 6 个回答。邀请回答细水爱长流该类别下有 6 个回答。邀请回答深海零下一度1 该类别下有 6 个回答。邀请回答 mingodong 该类别下有 6 个回答。邀请回答 h1654155199.5148 该类别下有 6 个回答。邀请回答 ZQW发烧友该类别下有 6 个回答。邀请回答安立路该类别下有 6 个回答。邀请回答国名英雄XXX 该类别下有 6 个回答。邀请回答名士流该类别下有 5 个回答。邀请回答 dfasda 该类别下有 5 个回答。邀请回答 douyin8 该类别下有 5 个回答。邀请回答 iettke 该类别下有 5 个回答。邀请回答举报世态薄凉相关推荐 • 什么是数字电路？有什么分类？3179 • 模拟电路与数字电路之间的区别?2521 • 如何看懂数字电路图？3177 •数字电路和模拟电路有什么区别2670 • 怎么实现基于可编程逻辑器件的数字电路设计？1918 • 什么是数字电路？1369 • 利用各种方式实现逻辑门2130 • 基于数字电路测试仪表的FPGA调试1572 • 模拟电路和数字电路的区别与联系谁可以彻底讲明白？2205 •怎样分辨PCB板上的模拟电路和数字电路？545 1个回答

答案对人有帮助，有参考价值0 　　数字逻辑功能单元　　数字逻辑最终是需要通过数字电路的形式来实现的　　缓冲门　　是仅具有缓冲功能的基本门电路，仅有一个输入端口，也仅有一个输出端口　　功能：将输入端口的信号电平原封不动地搬移到输出端口，输入为0，输出为0，输入为1，输出为1；可以提高输入信号的能力　　缓冲门的图形符号　　A为缓冲门的输入，F为缓冲门的输出　　表达式为F=A 　　非门　　是仅有逻辑非功能的基本门电路，仅有一个输入端口，也有一个输出端口　　功能：将输入端口的信号电平取反后，再搬移到输出端口，输入为逻辑0，输出为逻辑1 　　非门的图形符号　　A为非门的输入，F为非门的输出　　三态门　　相当于一个可以控制通断的缓冲门，有两个输入端口（数据输入端口、控制输入端口）和一个输出端口　　功能：当控制输入端口有效时，直接将数据输入端口的信号电平搬移到输出端口；当控制输入端口无效是，输出端口变为高阻状态，相当于和后续电路的连接断开　　三态门的图形符号　　A为三态门的数据输入端口，C为三态门的控制输入端口，F为三态门的数据输出端口　　（表达式有误，以表为准）　　与门　　仅具有逻辑与功能的基本门电路，可以有两个以上的输入端口，仅有一个输出端口　　功能：将所有输入端口的信号电平取逻辑与后，再搬移到输出端口，所有的输入均为逻辑1，输出为逻辑1，否则输出为逻辑0 　　与门的图形符号　　A、B、C均为与门的输入端口，F为与门的输出端口　　或门　　仅具有逻辑或功能的基本门电路，可以有两个以上的输入端口，但仅有一个输出端口　　功能：将所有输入端口的信号电平取逻辑或后，再搬移到输出端口，当所有的输入均为逻辑0时，输出为逻辑0，否则输出为逻辑1 　　或门的图形符号　　A、B、C均为或门的输入端口，F为活门的输出端口　　表达式为 F=A+B 　　与非门　　仅具有逻辑与非门功能的基本门电洛，可以有两个以上的输入端口，但仅有一个输出端口　　功能：将所有输入端口的信号电平取逻辑与非后，再搬移到输出端口，当所有的出入均为逻辑1时，输出为逻辑0，否则输出逻辑1 　　与非门的图形符号　　A、B、C均为与非门的输入端口，F为与非门的输出端口　　与非门在数字逻辑电路中有着一个非常重要的特性，仅使用与非门就可以搭建出任意功能的组合逻辑（包括时序逻辑，时序逻辑是具有特定反馈的组合逻辑）或者说，对于任意一个人组合逻辑表达式，总可以将其变换为与非的表现形式。之所以有这样的特性，是因为组合逻辑的三要素——与、或、非都可以用与非门来实现。　　或非门　　是仅具有逻辑或非功能的基本门电路，可以有两个以上的输入端口，仅有一个输出端口　　功能：将所有输入端口的信号电平取逻辑或非后，再搬移到输出端口，当所有的输入均为逻辑0时，输出为逻辑1，否则，输出为逻辑0 　　或非门的图形符号　　A、B、C均为非门的输入端口，F为或非门的输出端口　　或非门在数字逻辑电路中有着一个非常重要的特性，仅使用或非门就可以搭建出任意功能的组合逻辑（包括时序逻辑，时序逻辑是具有特定反馈的组合逻辑）或者说，对于任意一个人组合逻辑表达式，总可以将其变换为或非的表现形式。之所以有这样的特性，是因为组合逻辑的三要素——与、或、非都可以用或非门来实现。　　异或门　　仅具有逻辑异或功能的基本门电路，有两个输入端口，一个输出端口　　功能：将所有输入端口的信号电平取逻辑异或后，再搬移到输出端口，当两个谁端口的逻辑电平相等时，例如均为逻辑0或逻辑1，则输出为逻辑0，否则输出为逻辑1 　　异或门的图形符号　　A、B为异或门的输入端口，F为异或门的输出端口　　同或门　　仅具有逻辑同或功能的基本门电路，有两个输入端口，一个输出端口　　功能：将所有输入端口的信号电平取逻辑同或后，再搬移到输出端口，当两个谁端口的逻辑电平相等时，例如均为逻辑0或逻辑1，则输出为逻辑1，否则输出为逻辑0 　　同或门的图形符号　　A、B为同或门的输入端口，F为同或门的输出端口　　小规模集成组合逻辑单元　　多路复用器　　也称多路选择器，简称MUX，有一组控制输入端口和两个以上的数据输入端口，仅有一个输出端口　　功能：完成数据通道的复用，以节省数据通道的个数，即根据控制输入端口的情况，选择多个数据输入端口中的一个和输出端口进行连接，同一个时刻仅有一个数据输入端口能够连接到输出端口。因此多路复用器是时分复用数据通道的。　　多路复用器属于小规模集成组合逻辑单元，可以利用与、或、非门实现，也可以利用三态门实现　　编码器　　完成编码功能的单元，有多个事件输入端口，一个有效输出端口和至少一个编码输出端口　　功能：将多个输入信号转换成一组二进制代码　　根据事件的集合状态，可以将编码器分为普通编码器与优先级编码器普通编码器要求同一时刻多个输入端口中仅有一个为有效状态，即同一时刻仅能有一个事件有效。　　优先级编码器对多个输入端口的事件就没有那么严格的限制，允许任意组合的事件状态，即同一个时刻可以有多个事件同时发生，而优先级编码器会根据预先设定好的事件优先级顺序，来选择优先级最高的那个事件来进行编码。　　译码器　　也称解码器，是完成译码功能的单元，有一个有效输入端口和至少一个编码输入端口，有一个有效输出端口和一组事件输出端口。　　功能：将二进制编码还原为原始事件　　序列译码器和普通编码器的工作方式是完全相反的，并且也能完全还原出优先级编码器编码时所保留的最高优先级事件　　加法器　　完成加法功能的单元，有两个或三个数据输入端口和两个输出端口　　功能：实现二进制加法运算　　（1）半加器：有两个输入端口，分别接入加数和被加数输入端口，而两个输出端口分别代表结果和进位　　（cout是进位，F是结果）　　半加器的结果输出端口和异或门一样，而进位输出端口和与门一样，所以可以用一个异或门加一个与门的组合来实现半加器　　（2）全加器有三个输入端口，要考虑低位运算的进位　　常用的全加器的图像符号　　全加器的输出仍然遵循异或门和与门的逻辑，所以全加器也可以利用异或门和与门等的组合来实现　　全加器还可以利用两个半加器来实现　　由于全加器考虑到低位运算的进位，因此可以通过级联多个全加器来实现两个总线数据的加法　　8位总线数据相加　　这种总线加法耗时长、效率低　　进位选择加法器　　由于前一级全加器的输出不是0就是1，因此可以提前计算出两种不同情况下的结果，然后使用前级的输出作为MUX2IN1的控制输入，从而选择需要的值。　　注意：一定要对总线加法进行分段，如果每段只有一级全加器，几乎并没有提升总线加法的效率。　　进位选择加法器可根据分段的方法不同分为线性进位选择加法器和平方根进位选择加法器　　线性选择加法器采用平均分段的方法　　平方根进位选择加法器采用非平均的分段方法，使得每一段运算到达总店的路径尽量等长（效率最高）　　超前进位加法器　　分步实现超前进位加法器：　　减法器　　减法运算可以转换为加法运算来处理　　减法器是完成减法功能的单元，有两或三个数据输入端口和两个输出端口　　半减器　　两个输入端口，分别接入减数和被减数输入端口，两个输出端口Bout代表借位，F代表结果　　常用半减器的图像符号　　半减器的结果输出端口和半加器一样，但借位输出端口则等于B，半减器可以用一个异或门、一个与门加一个非门的组合来实现　　全减器　　还考虑低位运算的借位　　常用全减器的图像符号　　全减器的结果输出端口和全加器一样，但借位输出端口不同，全减器可以用异或门、与门、或门、非门实现　　全减器还可以利用两个半减器来实现　　比较器　　是完成比较功能的单元，有两个输入端口，三个输出端口　　功能：完成两个输入的大小比较，三个输出端口的有效分别代表大于、等于和小于三种情况　　常用的比较器的图形符号　　当待比较的A、B为总线数据时，我们需要考虑到高位数据的比较优先性　　查找表　　有若干个输入端口，仅有一个输出端口查找表的表本身是一种存储体　　功能：把若干个输入看做地址线，并将地址对应的表项通过输出端口输出　　输入端口的数量和表项的数量是存在严格制约关系的，若输入端口的数量为N，那么表项的数量必须等于2的N次方　　查找表的输出F是可配置的。　　查找表可以实现任意的组合逻辑。　　时序逻辑基本单元　　通过在数字逻辑电路中引入恰当的反馈，就可以是的数字电路具有记忆功能　　触发器：是具有记忆一位二进制代码的记忆单元，因此它的输出具有两个稳定状态——状态0和状态1，当外加有效的输入信号时，触发器的输出会发生状态翻转，从一个稳定状态变化为另一个稳定状态，而当外部有效输入信号撤销后，触发器的输出能够保持在最新的状态，在下一次有效之前输出不会改变。　　触发器是构成时序逻辑电路必不可少的基本单元　　基本RS触发器：是触发器中最基础的一种，因此通常简称为基本触发器　　原理电路为　　基本RS触发器具有置1、置0及保持的功能，前提是输入端口不能同时为0，即不能同时有效，否则触发器的输出将不符合互补的特性，从而导致接下来的保持状态发生紊乱　　钟控RS触发器　　基本RS触发器的状态对输入信号特别敏感　　钟控RS触发器能够控制触发器对输入敏感的时间段，因此也称为同步RS触发器　　原理电路　　钟控RS触发器的输出只有在输入CP端为1时才会发生变化通常称CP为时钟输入端并接入时钟信号，所以触发器仅在时钟脉冲经过时才工作　　注意：钟控RS触发器可以利用CP端口对触发器的状态转换进行控制，但是当CP有效时，若Rc、Sc发生了多次变化，触发器的输出和状态也会发生多次变化。　　在一个时钟脉冲周期中，触发器的输出发生多次变化的现象被称为空翻，这种现象是不希望发生的。　　钟控D触发器　　无论是基本RS触发器还是钟控RS触发器，其置1端和置0端都不允许同时有效　　在钟控RS触发器的基础上进行修改，将Rc、Sc两个输入端合并为D输入端，从而有效地避免了基本RS触发器RS两端同时有效地情况　　原理电路　　（a）更为常用，（b）更容易看出钟控D触发器与钟控RS触发器的联系注意：钟控D触发器同样存在空翻现象。　　由于其高电平导通、低电平保持的特性，又称为D锁存器　　钟控JK触发器　　是另一种有效避免基本RS触发器RS两端同时有效的电路结构，也是在钟控RS触发器的基础上进行简单的电路修改得来的　　原理电路　　注意：钟控JK触发器除了在J=1、K=1过长时存在多次翻转现象，也同样存在空翻现象　　钟控T触发器　　将钟控JK触发器的JK两个输入端连在一起　　原理电路　　钟控T触发器相当于一个仅具有保持和翻转功能的钟控JK触发器当T=1、CP=1持续过长时，同样存在多次翻转现象。　　钟控T触发器是钟控JK触发器的子集，它避免了基本RS触发器中的不稳定因素　　主从RS触发器　　钟控触发器虽然可以对触发器的状态转换起到一定的控制作用，但是当CP有效时存在着空翻和多次翻转的问题　　为了让触发器的状态在CP有效期间仅改变一次，可以为触发器添加触发引导电路，形成主从结构的触发器，而这其中最基本的便是主从RS触发器　　原理电路　　主从RS触发器实际上就是由两个钟控RS触发器级联组成的，其中G5、G6、G7、G8构成了主触发器，它的输入就是整个触发器的输入，它的输出就是从触发器的输入；G1、G2、G3、G4构成了从触发器，它的输入就是主触发器的输出，它的输出就是整个触发器的输出　　弊端：虽然整个CP周期内，触发器的状态仅有1次改变，但改变后的状态却无法仅通过CP下降沿时刻的输入和Q的旧值的出　　主从JK触发器　　JK触发器的构建特征就是存在由输出直接到输入的反馈，采用这种方式构建的主从JK触发器可以有效地避免空翻、多次反转，且状态转移方程的成立不需要约束条件　　原理电路　　主从JK触发器是在主从RS触发器的基础上引入了一对从输出至输入的反馈回路　　主从D触发器　　主从RS触发器与主从JK触发器之所以会出现输入、输出之间不满足状态转移方程的情况，归根到底还是由于他们的主触发器的状态转移方程中存在着反馈，即Q主的新值不完全受输入的控制，还受Q主旧值的影响　　采用钟控D触发器的级联所得到的主从D触发器，可以解决输入、输出之间不满足状态转移方程的问题　　原理电路　　主从触发器的状态转换通常发生在时钟的下降沿（也可以是上升沿，只需要修改CP的接法即可），因此可以将它划分至边沿触发器的行列，但主从触发器的工作原理还是基于电平触发而非边沿触发的　　相比于主从触发器的结构，性能更加优异，通常也会更加节省资源　　由于这类触发器真的是敏感与时钟边沿的，因此它们只接受一瞬间的输入并依此给出输出，所以它们的输入、输出不会出现不满足状态转移方程的情况　　维持-阻塞型RS触发器　　也称为基本边沿触发器　　原理电路　　维持-阻塞型D触发器　　维持-阻塞RS型触发器的状态转移需要满足约束条件，并且若时钟上沿时刻输入端均为1，整个触发器便可能会出现不满足边沿敏感的情况　　钟控D触发器在电平有效时仅存在置0和置1的情况，不存在不稳态和保持态因此，以钟控D触发器为基础搭建的维持-阻塞型D触发器，可以有效地避免维持-阻塞型RS触发器中存在的问题　　维持-阻塞型D触发器通常也称为D边沿触发器，常简称为D触发器　　原理电路　　对比主从D触发器，维持-阻塞型D触发器的抗干扰性更强，时钟频率能跑的更快　　下降沿触发的JK触发器　　采用JK的形式也可以让触发器转态转移方程的成立不需要任何约束条件　　原理电路　　三态门基本触发器　　功能：相当于钟控D触发器　　原理电路　　三态门边沿D触发器　　原理电路　　三态边沿D触发器要比维持-阻塞型D触发器更加节省资源　　三态门边沿JK触发器　　原理电路　　锁存器：电平敏感型的触发器，通常所说的锁存器大多是指电平敏感型D触发器　　寄存器：边沿敏感型的触发器，通常所说的寄存器大多是指边沿敏感型D触发器　　多位　　将多个锁存器或者寄存器并行使用，即可形成多位锁存器或者多位寄存器　　阵列　　将若干个多位寄存器聚合在一起，形成一维、二维设置更高维度的结构，便成为了寄存器阵列，这样便可以形成更为复杂的存储结构，从而实现更为复杂的功能。

2021-11-2 14:43:37 评论举报常静娜