网表仿真与RTL仿真相比有何优势

　　网表仿真比 RTL 仿真慢，但是，可以发现设计中的约束问题和异步问题。
　　“线与”逻辑是两个输出信号相连可以实现“与”的功能；可以用 OD、OC 门来实现“线与”。
　　芯片制造中，工艺节点 7nm 代表 Gate 栅极宽度。
　　false_path 是设置异步路径的，异步复位需要检查 recovery time 和 removal time。
　　generate 是语句可以被综合的。
　　带符号的 6 比特数据，其赋值范围为 -32~31，注意，补码比原码和反码多表示 1 个负值，即 -32，［+31］ 补 = 011111、［-32］ 补 = 100000。
　　如果 D 触发器的保持时间不满足的话，是不可以通过降低时钟频率来解决的（与时钟频率无关）。通过降低时钟频率也无法增加触发器的建立时间（工艺级别上固定的）。
　　不同的时钟域之间的信号通信时，要进行同步处理。
　　在电压高（CV^2F）、温度高（静态功耗）的情况下，功耗最大。
　　4’b1111 && 4’b00x0 的结果是不确定的。
　　&4‘b1011 = 1 & 0 &1 & 1 = 0。
　　优先级别为 ！& |（非与或）。
　　补码 1000 表示 -8。
　　建立时间保持时间不可以是负数，而建立时间裕量保持时间裕量可以是负数。
　　与非门、或非门可以表示任何的布尔表达式。
　　环形振荡器的振荡周期 T = 2 * 单个反相器延迟时间 Tpd * 反相器个数 N。
　　AHB 属于并行总线。
　　如果只使用（2 选 1 MUX）完成异或门逻辑，最少需要 2 个 MUX。
　　integer i;
　　reg ［7:0］ mem ［15:0］;// 宽度、深度
　　initial begin
　　$display（“Running Testbench”）;
　　$readmemb（“C:/User/Howard/mem.txt”，mem）;
　　i = $fopen（“C:/User/Howard/bin.txt”）;
　　$fclose（i）;
　　$stop;// 暂停；
　　$finish;// 结束；
　　end
　　memory_initialization_radix = 2;
　　memory_initialization_vector =
　　0000
　　0001;
　　output reg signed ［15:0］ dout;
　　din = $random%16;// -15~15
　　din = {$random}%16;// 0~15
　　`timescale 1ns/1ps（代表仿真程序中的时间单位和时间精度）
　　`include “define.v”
　　`define WIDTH 8 // 宏定义
　　parameter WIDTH = 8;
　　模块名 例化名（
　　.clk（clk），
　　.rst_n（rst_n）
　　）;
　　IBUFDS #（
　　IOSTANDARD（“DEFAULT”）
　　） IBUFDS_Inst（
　　.O（sys_clk），
　　.I（clk_p），
　　.IB（clk_n）
　　）;
　　report_ip_status -name ip_status
　　upgrad_ip ［get_ips］
　　write_xdc
　　write_project_tcl C:/Howard/pro.tcl