FPGA高层次综合HLS之Vitis HLS知识库简析

1、HLS最全知识库介绍

高层次综合（High-level Synthesis）简称HLS，指的是将高层次语言描述的逻辑结构，自动转换成低抽象级语言描述的电路模型的过程。

对于AMD Xilinx而言，Vivado 2019.1之前（包括），HLS工具叫Vivado HLS，之后为了统一将HLS集成到Vitis里了，集成之后增加了一些功能，同时将这部分开源出来了。Vitis HLS是Vitis AI重要组成部分，所以我们将重点介绍Vitis HLS。

LUT 或 SICE

LUT 或 SICE是构成了 FPGA 的区域。它的数量有限，当它用完时，意味着您的设计太大了！

BRAM 或 Block RAM

FPGA中的内存。在 Z-7010 FPGA上，有 120 个，每个都是 2KiB（实际上是 18 kb）。

Latency延迟

设计产生结果所需的时钟周期数。

循环的延迟是一次迭代所需的时钟周期数。

Initiation Interval (or II, or Interval间隔)

在接受新数据之前必须执行的时钟周期数。

这与延迟不同！如果函数是流水线的，许多数据项会同时流过它。延迟是一个数据项被推入后弹出的时间，而时间间隔决定了数据可以被推入的速率。

循环的间隔是可以开始循环迭代的最大速率，以时钟周期为单位。

原作者：碎碎思