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EG_PHY_PLL 是
FPGA内部的时钟锁相环硬核 IP 模块，Eagle 系列 FPGA 内嵌 4 个多功能锁相环（PLL0~PLL3），分布在器件四角，可实现高性能时钟管理功能。每个 PLL 都能实现时钟分频/倍频/输入和反馈时钟对准/多相位时钟输出功能，支持动态相位调整和 PLL 动态参数配置。
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2303 浏览5 评论
2617 浏览9 评论
移植了freeRTOS到STMf103之后显示没有定义的原因？
2424 浏览6 评论
2330 浏览7 评论
使用eim外接fpga可是端口一点反应都没有有没有大哥指点一下啊
472浏览9评论
485浏览7评论
请教大神怎样去解决iMX6Q在linux3.0.35内核上做AP失败的问题呢
587浏览6评论
464浏览5评论
499浏览5评论
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