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我买了夏宇闻老师的Verilog数字系统设计教程（第四版）。 我看了第9章例9.4，想做一下这个实验。 建立了工程，Verilog文件编译成功。又生成了仿真文件。 结果一仿真出现错误：
请问高手，如何解决？谢谢！ 
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2个回答
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我打开hardreg_run_msim_rtl_verilog.do文件 发现第十二行是：vsim -t 1ps -L altera_ver -L lpm_ver -L sgate_ver -L altera_mf_ver -L altera_lnsim_ver -L maxii_ver -L rtl_work -L work -voptargs="+acc" hardreg_vlg_tst 这是哪里出错了？请指教，谢谢！ |
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2023-3-21 15:19:22
评论
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和文件“hardreg_run_msim_rtl_verilog.do”没关系。
错误信息提示的是仿真需要的源文件找不到，换句话说，你指定的workspace并未包含有效的verilog文件。 换句话说，是仿真前的设置有问题。 |
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