[问答]

FPGA重复读取同步SRAM所有地址数据出错可能是哪些原因？

问答对人有帮助，内容完整，我也想知道答案 0 FPGA重复读取同步SRAM所有地址数据，一定时间后随机出现某个或者某些地址为数据永久性出错，期间写控制位一直为无效状态，可能是哪些原因？ 1
2023-4-23 11:45:30　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答黄月明该类别下有 11 个回答。邀请回答 tutu1583 该类别下有 11 个回答。邀请回答举报李艳相关推荐 • labview采集数据时数据缺失或重复读取 6493 • 用FPGA往SRAM芯片中写数据重复写多次才能写是怎么回事呢？ 2352 • Virtex 4控制sram的问题 2572 • SRAM只能写一次！重复读写求助！ 4975 • 6750读取FLASH出错了。 1053 • 如何与具有两个IO的SRAM具有相同的时钟输出频率？ 1419 • FPGA控制AD7760，出现了每隔16个数据点重复，请问是什么原因？ 1943 • 使用.mcs烧录FPGA后，nuclei studio烧写程序出错的原因？ 314 • sram不会读取地址的m*** 1860 • 如何与FPGA接口SRAM 1812 1个回答

答案对人有帮助，有参考价值 0 存储器如果有一个 OE 引脚，需要拉低 OE 后读，读后拉高 OE，不然一段时间后（≈1s）清零。这个设计是为了避免长时间读取，以降低功耗，在许多低功耗的 Low power consumption 存储器中得到应用，适用于对节能性能要求很高的一些应用。

2023-4-23 11:45:51 评论举报杨海清